芹菜馅的饺子 回复 07-19 20:54
他说的也没大毛病，国产euv是有样机在测试，但是不知道是几纳米的，有的说14有的说7，估计14概率大一点，不过终归是样机，效果和质量还不尽人意，听说改进后的第二批样机也快出来了。

用户17xxx15 回复 07-19 21:50
军用芯片目前主流是65纳米，小部分采用28纳米制程，军用芯片对能耗和尺寸要求不大，更多要求的是成熟可靠抗G载荷，简单指令执行90纳米芯片就可以了，美军F35战斗机上的芯片也就是65纳米的

用户10xxx32 回复 。。。 07-20 19:35
你最后所说的也属于芯片制造的所需工艺了，光刻机是处于芯片制造中端设备，仍包括在芯片制造工艺内。遮片与光学镜头的匹配在新的精度更高的使用环境下需要调校和规模化生产测试最佳值。处理出来晶圆的工艺的提升也直接关系到提升晶体的质量。每种新制程的光刻机出厂后投入使用都需要长时间的调校匹配才能真正的投产，然后就是逐渐的改进工艺。而经过这一流程后，制造相同制程的新的芯片就不需要长时间的调试工作了。你所说的情况，记得是晶圆处理工艺和设计上的问题，元件干扰等等都会影响到自身的工作性能。

。。。 回复 07-20 09:29
你懂个毛线，你研究过芯片生产工艺吗？英尔特初代10nm密度比10nm++高很多你知道吗？但是人家性能频率提升很多，刚开始的初代10nm只能用在笔记本芯片上，因为高频率上不去，高频功耗指数上升，所以才有后面三次改良迭代，包括现在14代酷睿都是10nm第四代，虽然性能提升小，但是是有提升的。起码，像什么特定频率之下功耗降低，极限频率性能提升，晶体管沟道成型更清晰降低漏电率，降低功耗，提升频率等等。工艺节点只代表晶体管微缩水平，但是在同等尺寸下，优化晶体管性能是可以不依靠更先进光刻机的。

看潮者 回复 07-19 12:06
有前人走成功了的路，后人死扣这个方向，总能出来，而自己规划未知方向，就死扣到底结论是方向错了。像日本氢能源，日本光刻机死扣激光源

没有碗不干饭 回复 07-22 16:13
这么小的制程，跳电恐怕是克服不了的吧，5纳米不是。物理极限，但应该算是现代工业的极限了，3纳米很大可能性也是会跳电

ni别太放肆 回复 07-25 22:27
一天天就想白嫖是吧[笑着哭]白菜价企业亏本给你那是慈善家不是企业家，你还活在梦里是吧

信仰圣光吧 回复 07-20 13:36
应该是一个芯片内的晶体管数量

椿花湫月 回复 信仰圣光吧 07-25 07:33
但芯片也有大小的呀

如来神掌 回复 07-20 13:01
x射线

奶茶杯定制 回复 07-23 23:43
以前听过一个网友这样评论过 三星的7纳米是达到百分之1就能叫7纳米 台积电是百分之30 英特尔是百分之70[裂开]

认蒸你就熟了 回复 07-20 02:51
一平方米2纳米的晶体管就多咯[得瑟]

大牛比较懒 回复 07-23 10:54
目前中国自己能产的芯片每立方米10个晶体管，这样说您还满意吗？

姬无忧 回复 07-21 18:51
晶体管密度可以用堆叠层数的方式提升，存储芯片由于功耗和发热低，目前的工业可以在一块芯片上堆叠最多256层，目前CPU由于功耗大发热大最多只能堆叠2层，全球也只有AMD的7代锐龙CPU和英特尔14代CPU采用了这个工艺，麒麟9010可能是国产14纳米2层堆叠的芯片，晶体管密度快要接近台积电5nm工业，但是实际性能要差一点，发热也更大一点。

姬无忧 回复 07-21 18:59
以前晶体管密度和工业制程成正比，现在不一定，AMD搞出来了2层堆叠的第7代锐龙CPU，在工业制程不变的情况下把晶体管密度提升了30%，性能提升了20%。还有堆叠层数达到256层的19nm工业的存储芯片如果计算晶体管密度的话相当于1nm以下了。