在2024年IEEE国际电子会议 （IEDM） 上，比利时微电子研究中心 （imec） 发布一款采用互补式场效晶体管 （CFET） 的全新标准单元结构，内置两列CFET组件，两者之间共享一层信号布线墙。这种双列CFET架构的主要好处在于简化制程和大幅减少逻辑组件和静态随机访问内存 （SRAM） 的面积—根据imec进行的设计技术协同优化 （DTCO） 研究。与传统的单列CFET相比，此新架构能让标准单元高度从4轨降到3.5轨。

Imec表示，目前半导体业在制造 （单片） CFET组件方面持续获得重大进展，这些组件预计会在逻辑技术的发展历程中接替环绕闸极 （GAA） 纳米片架构。N型和p型场效晶体管 （FET） 的组件堆栈在结合晶背供电和信号布线技术后，有望带来功率、性能和面积 （PPA） 方面的优势。

然而，在电路层面，目前还有把CFET集成到标准单元的几种技术方案，用来维持甚至是强化预期的PPA优势。特别极具挑战的是中段制程的连接性，也就是把源极／汲极和闸极接点连接到 （芯片背面和正面） 第一金属导线层的内连导线，以确保从组件顶层到底层具备功率和信号传输的连接性。

Imec从一项比较不同标准单元结构的设计技术协同优化 （DTCO） 研究展示了双列CFET在7埃米 （A7） 逻辑节点提供了权衡可制造性和面积效率的最佳取舍。此新架构以一个基础单元为开端，该CFET单元内的一侧针对功率连接进行优化，包含一条把功率从晶背传输到顶层组件的电源轨 （接地电压Vss），以及一条用于底层组件的直接晶背连接。

（a）单列CFET（b）双列CFET的概念示意图。此为一颗正反器（D型正反器，或称为DFF）的布局，显示了当标准单元从单列转变为双列CFET时，高度和尺寸减少了24纳米（或12.5%）（H. Kuekner等人，2024年IEEE国际电子会议）。

该CFET的另一侧则为信号连接进行优化，方法是提供一层中间布线墙 （middle routing wall） 来连接组件顶层到底层。接着，利用反射制出两个这种基础单元，形成双列CFET标准单元 （包含两列堆栈组件），这两个单元共享同一个中间布线墙来进行信号连接。

Imec设计技术协同优化 （DTCO） 研究计划主持人Geert Helling s表示，我们的设计技术协同优化 （DTCO） 研究显示每3.7个场效晶体管共享一个中间布线墙就足以创建逻辑和SRAM单元。比起“传统的”单列CFET，这能让我们进一步缩短标准单元高度，从4轨降到3.5轨。对SRAM单元来说，这代表着面积大幅缩小了15%。与像是14埃米 （A14） 纳米片技术制成的SRAM相较，双列CFET型的SRAM可以达到超过40%的面积缩减，持续推进SRAM的微缩之路。这种双列CFET也能带来制程的简化，因为两列CFET组件之间共享一条中间布线墙的沟槽。如有必要连接顶层和底层组件，这种双列CFET免除了形成极高深宽比信道的需求，进而减少中段制程的流程复杂度和成本。

Geert Hellings强调，从7纳米的技术节点开始，除了传统的组件微缩，运用设计技术协同优化 （DTCO） 来进行标准单元优化对于不同技术节点的微缩密度升级来说越来越重要。在我们为CFET架构进行的设计技术协同优化 （DTCO） 研究中，我们先设想了未来CFET芯片厂的制程能力，以确保实现可与产业接轨的制造流程。通过在imec的12英寸芯片无尘室进行技术概念验证，我们也验证我们的虚拟芯片厂概念。这种结合虚拟芯片厂和真实试验制程活动的做法，对推进我们的技术发展来说至关重要。

用来构建一个双列CFET架构的虚拟制程。该制程经过3D Coventor模拟，首先采用“虚拟”CFET芯片厂的规格，随后推测估计未来的制造能力和设计裕度（H. Kuekner等人，2024年IEEE国际电子会议）。这张特写为一颗单片式CFET技术展品的穿透电子显微镜（TEM）形象，该组件制于imec的12英寸芯片研发无尘室（A. Vandooren等人，2024年IEEE国际电子会议）。

因此，imec也在IEEE国际电子会议 （IEDM） 通过实验展示了这种双列CFET架构的一个关键组件，即一颗功能性单片CFET，该组件具备直接连接到底部pMOS组件源极／汲极的晶背接点。我们利用极紫外光 （EUV） 晶背图形化技术实现了这点，该图形化技术确保了晶背的功率和信号布线稠密，还能紧密叠对 （精度小于3纳米）芯片正面制成的源极／汲极与晶背接点和后续的晶背金属层。

(首图来源：官方IG)