3月25日，半导体封装技术厂商Sarcina Technology宣布，推出其创新的 AI Chiplet平台，该平台旨在实现可根据特定客户要求量身定制的先进 AI 封装解决方案，可以在单个封装中创建大至 100 x 100 毫米的硅片系统。

据介绍，该平台利用日月光（ASE）的 FOCoS-CL（Fan-Out Chip-on-Substrate-Chip Last）封装技术，包括一个中介层，该中介层支持使用 UCIe-A 进行芯片间互连的芯片，从而提供经济高效、可定制的尖端解决方案。

Sarcina 致力于提供独特的平台，为 AI 应用提供高效、可扩展、可配置且经济高效的半导体封装解决方案，从而突破 AI 计算系统开发的界限。随着 AI 工作负载的不断发展，需要能够支持更高计算需求的越来越复杂的封装解决方案。Sarcina 的新型中介层封装技术将领先的内存解决方案与高效互连集成在一起。无论是优先考虑成本、性能还是功率效率，Sarcina 的新 AI 平台都能满足您的需求。

Sarcina Technology 首席执行官 Larry Zu 博士表示：

“六年前，在对集成一个 ASIC 和两个 HBM 的 2.5D 硅 TSV 中介层封装进行原型设计后，我们预测这项技术将实现高度复杂的计算解决方案。如今，在 UCIe 等 RDL 芯片间互连的推动下，这一愿景正在成为现实。”

Larry Zu 博士继续说道：“借助 FOCoS 组装技术，我们正在进入 AI 计算的新时代。我们的 AI 平台提供更高的效率和定制化，并且是生成式 AI 芯片行业中成本最低的。这确保了我们的客户在快速发展的 AI 领域保持竞争力。”

Sarcina 团队已成功开发出一款中介层，每个模块的数据接口高达 64 位，数据速率高达 32 GT/s。这在带宽和数据速率方面均达到了 UCIe 2.0 标准规定的最高 UCIe-A 性能。为了进一步提高数据传输吞吐量，可以沿硅片边缘并行排列多个模块。此外，还可以选择 LPDDR5X/6 封装内存芯片和 HBM。

Sarcina 在设计高功率、高性能半导体封装方面拥有丰富的专业知识。这使得半导体初创公司可以专注于开发用于生成式 AI 和边缘 AI 训练的高效算法，而无需昂贵的硅后设计和制造团队。初创公司只需开发自己的硅片并将其交给 Sarcina 进行硅后封装，即可简化流程并降低成本，同时保持高性能。Sarcina 的 die-to-die 中介层解决方案使 AI 客户能够使用小芯片形成大硅片区域，以令人满意的晶圆良率支持高性能计算。这种大封装设计允许集成更多内存，这对于需要快速并行数据处理的生成式 AI 应用至关重要。

新款 Sarcina AI 平台的主要特点：

经济高效的芯片设计：昂贵的 SoC 解决方案的经济高效的替代方案。

采用 UCIe-A 标准的快速芯片间互连：每个模块高达 64 位数据接口，每通道传输速度高达 32 GT/s。支持 UCIe 2.0 标准规定的多模块配置、互连冗余和边带配置。

FOCoS-CL 先进封装技术：一种经济高效的替代方案，可替代昂贵的 2.5D TSV（硅通孔）硅中介层技术，以及其他昂贵的解决方案，如带有扇出型 RDL 互连的硅桥芯片。

LPDDR5X/6 和 HBM 选项：提供卓越的内存带宽和效率，以支持各种 AI 工作负载。LPDDR6 内存还采用类似于 HBM 的 3D 堆叠技术，实现约 10 GT/s 的数据速率。

可扩展的封装尺寸：支持最大 100 mm x 100 mm 的封装尺寸，可实现多样化 AI 应用的可扩展性。

功率规格：强制风冷<500W，液冷最高可达1000W，提供灵活的部署选择。

内存集成：支持最多 20 个 LPDDR5X/6 内存芯片或最多 8 个 HBM3E 芯片，为 AI 工作负载提供高速数据处理。

Sarcina表示，其AI Chilet平台的推出将改变自主系统、数据中心和科学计算等行业的人工智能计算能力。

编辑：芯智讯-林子