博通推出3.5D XDSiP（3.5D eXtreme Dimension System in Package）平台，为业界首个3.5D面对面（Face-to-Face，F2F）封装技术，允许集成最多6,000平方毫米的3D堆栈硅片与12个HBM模块，来制作系统封装（SiP）。第一款3.5DXDSiP产品将于2026年问世。

博通3.5DXDSiP采用台积电CoWoS-L封装技术，可提供约5.5倍光罩尺寸的封装，使总面积来到4,719平方毫米，将包括逻辑IC、最多12个HBM3/HBM4堆栈和其他I/O芯片。

为了将性能发挥到极致，博通建议分解运算芯片的设计，使用铜混合键合（Hybrid Copper Bonding，简称HCB）以F2F方式将一个逻辑芯片堆栈在另一个逻辑芯片上。这种方法使用非微凸块（bumpless）混合键合，直接连接上下硅芯片的金属层，与依赖硅穿孔（TSV）的面对背（face-to-back）相比，是博通3DXDSiP平台的主要优势。

博通指出，F2F技术可让信号连接数量增加7倍、缩短信号路径，同时将芯片间界面的耗电量降低90%，减少3D堆栈内运算、内存和I/O组件间的延迟时间，并实现更小的中介层（Interposer）和封装尺寸，从而节省成本并改善封装翘曲问题，为设计团队在上下芯片间重新分解ASIC架构提供更多灵活性。

博通ASIC产品部资深副总裁暨总经理FrankOstojic表示，公司与客户紧密合作，在台积电与EDA伙伴的技术与工具之上，创造出3.5DXDSiP平台。通过垂直堆栈芯片组件，博通3.5D平台让芯片设计人员为每个组件搭配适当的制程，同时缩小中介层与封装尺寸，大幅改善性能、效率与成本。

据Tom's Hardware报道，3.5DXDSiP的F2F HCB技术很可能是台积电SoIC-X（Bumpless）堆栈技术的专属实例，虽采用博通专属设计和自动化流程，由于此平台同时使用2.5D集成与3D堆栈技术，因此称为“3.5D”。

台积电业务开发资深副总裁张晓强指出，台积电与博通在过去几年密切合作，将台积电最先进的逻辑制程和3D芯片堆栈技术与博通的设计专业技术结合。

3.5DXDSiP平台将为Google、Meta和OpenAI等公司设计定制化AI/HPC处理器和ASIC，博通将提供包括HBM PHY、PCIe和GbE的广泛IP，甚至是小芯片全解决方案和硅光子技术，使客户能专注于处理器单元架构。

博通3.5DXDSiP产品集成由台积电N2制造的四个运算芯片、一个I/O芯片和六个HBM模块。该公司也展示为使用该技术的客户，提供多种不同设计。

博通目前有五项采用3.5D技术的产品正在开发中，大多来自主要客户、用于不断增长的AI领域，以及一项将采用Arm ISA与台积电2纳米级制程的FUJITSU-MONAKA处理器。

富士通资深副总裁暨先进技术开发主管NaokiShinjo表示，凭借长达十多年的合作关系，富士通与博通已成功为市场带来多代高性能计算ASIC，博通最新3.5D平台使富士通下一代基于Arm的2纳米处理器FUJITSU-MONAKA实现高性能、低功耗和低成本。

（Source：翻摄自Tom's Hardware）

（首图来源：博通）