行业背景 先进封装主要是指：倒装（flip-chip）、凸块（bumping）、晶圆级封装（wafer level package，WLP）、2.5D封装（interposer、RDL等）、3D封装（TSV）。 先进封装的四要素是指：RDL、TSV、Bump、Wafer，任何一款封装，如果具备了四要素中的任意一个，都可以称之为先进封装。在先进封装的四要素中，RDL起着XY平面电气延伸的作用，TSV起着Z轴电气延伸的作用，Bump起着界面互联和应力缓冲的作用，Wafer则作为集成电路的载体以及RDL和TSV的介质和载体。四要素中，一大三小，一大是指Wafer，三小是指Bump、RDL、TSV。随着技术和工艺的发展，大要素会越来越大，而小要素则会越来越小、越来越薄。 Bump是一种金属凸点，从倒装焊Flip-Chip出现就开始普遍应用了，Bump的形状也有多种，最常见的为球状和柱状，也有块状等其他形状。Bump起着界面之间的电气互联和应力缓冲的作用，从Bond-wire工艺发展到Flip-Chip工艺的过程中，Bump起到了至关重要的作用。Bump尺寸从最初Standard Flip-Chip的100um发展到现在最小的5um。 RDL是重布线层，线路目前3-5μm，陆续突破。RDL（Re Distribution Layer）重布线层，起着XY平面电气延伸和互联的作用。在芯片设计和制造时，IO Pad一般分布在芯片的边沿或者四周，这对于Bond Wire工艺来说自然很方便，但对于Flip Chip来说就有些勉强。因此，RDL就派上用场，在晶圆表面沉积金属层和相应的介质层，并形成金属布线，对IO端口进行重新布局，将其布局到新的，占位更为宽松的区域，并形成面阵列排布。在先进封装的FIWLP、FOWLP中，RDL是最为关键的技术，通过RDL将IO Pad进行扇入或者扇出，形成不同类型的晶圆级封装。在2.5D IC集成中，除了硅基板上的TSV，RDL同样不可或缺，通过RDL将网络互联并分布到不同的位置，从而将硅RDL基板上方芯片的Bump和基板下方的Bump连接。 在3D IC集成中，对于上下堆叠是同一种芯片，通常TSV就可以直接完成电气互联功能了，而堆叠上下如果是不同类型芯片，则需要通过RDL重布线层将上下层芯片的IO进行对准，从而完成电气互联。 TSV硅通孔主要功能是Z轴电气延伸和互联的作用，按照集成类型分为2.5D TSV和3D TSV。2.5D和3D的区别在2.5D TSV是指的位于硅转接板Interposer上的TSV，3D TSV是指贯穿芯片体之中，连接上下层芯片的TSV。TSV的制作可以集成到生产工艺的不同阶段，通常放在晶圆制造阶段的叫Via-first，放在封装阶段的叫Via-last。目前，业界已开始在高端的Flash和DRAM领域采用Via-last技术，即在芯片的周边进行硅通孔TSV制作，然后进行芯片或晶圆的层叠。TSV的尺寸范围比较大，大的TSV直径可以超过100um，小的TSV直径小于lum。随着工艺水平的提升，TSV可以做的越来越小，密度也越来越大，目前最先进的TSV工艺，可以在芝麻粒大小的1平方毫米硅片上制作高达10万-100万个TSV。和Bump以及RDL类似，TSV的尺寸也会随着工艺的提高变得越来越小，从而支撑更高密度的互联。 问：目前国内晶圆级封装进展？ 答：晶圆级封装相对较少，和需求、成本有关。台湾和大陆的主要差异在于：大陆注重制造、降本，晶圆级相对高阶，预计24-25年需求逐渐复苏，直至27年需求量逐渐增加，投资、人才会不断涌入，目前相对初期。中国台湾和韩国发展相对较早，大陆主要是基本的flip-chip，芯片级开发相对少，原因在于①需求，大陆比较以需求面为主，有需求才可能进一步加大投资；②人才引进，高阶人才来做高阶产品，开发会相对快速；③设备技术，即使供应链都有了，芯片部分还是需要再进一步的发展。 问：先进封装3D堆叠结构如何解决散热问题？温度管理是否存在新技术或材料？ 答：和材料和设计相关，一般会做仿真模拟。硅晶圆是砂石材料，散热系数比较高，堆叠起来之后从上下左右散热，材料之间界面接触，运算温度相对高。主要要看设计面，主要是看发热源在哪，导通孔设计大一些，散掉热源。运算处理器设计成导通，如果有compound，需要用高散热材料做；如果有高散热需求，可以用散热胶、散热片，或者做裸die。 问：PLP板级封装国内进展如何？ 答：大陆目前相对少，还不成熟。类似2.5D/3D，需要先有需求。大陆比较注重市场需求导向，有市场需求才愿意投资，正在开发中的公司有订单才愿意加大投入，而且还存在预期效应。设计原理和板子/框架都是一样的，用排版率最好的标准做设计。材料越来越薄，尺寸越大形变量、应力就会越来越大，可能存在翘曲问题，良率会相对比较低，主要看工艺能做到多大，排版利用率、良率等存在极限。越大就需要设计几何图形进行排版布局，不要有太多空旷区，如果芯片比较空，就没有支撑力，更容易有形变，如果做应力支撑设计。PLP的选择主要考虑量和成本。如果量大且需要降本就会选择PLP，利用率更大，取决于最开始的设计。