集成电路是国家战略竞争力的重要标志，面向集成电路未来发展，需要针对先进器件及集成工艺、模拟混合电路、电路设计方法、新型计算架构等方面开展前沿研究。

基于第347期“双清论坛（青年）”，本文总结了我国集成电路科学研究及产业发展面临的国家重大需求，研判分析了集成电路领域国内外的发展态势和关键问题，展望了该领域重大的前沿发展趋势，探讨了前沿研究方向和科学基金资助战略，以期助推我国集成电路技术高质量发展。

本文作者包括中国科学院计算技术研究所副所长陈云霁，北京大学集成电路学院院长蔡一茂，清华大学电子工程系系主任汪玉，国家自然科学基金委员会信息科学部的四处副处长唐华、副主任何杰、常务副主任刘克，中国科学院院士、西安电子科技大学微电子学院教授郝跃。

集成电路技术的重要性源于其对于现代社会经济发展的基础性作用和国家安全的重要保障. 它不仅在能源安全与碳中和方面发挥着关键作用, 同时也是智能机器人和数字中国建设的重要基础. 集成电路技术的快速发展, 对于提升国家战略竞争力和国际地位具有重要意义. 在能源安全与碳中和背景下, 集成电路可以助力清洁能源产生电力, 支持电网智能化控制和能源优化管理, 为新能源的接入和高效利用提供技术保障. 在应对人口老龄化方面, 集成电路在智能机器人领域具有广泛的应用前景. 集成电路可以实现机器人的感知和运动等功能, 提升机器人的智能水平, 提高机器人的精度和效率, 进而提高生产和服务效率. 在建设数字中国方面, 集成电路是数字基础设施的重要技术基础. 数字中国建设是国家信息化和数字化发展的重要战略. 数字基础设施是数字中国建设的“新基建", 包括云计算、大数据、物联网、人工智能等领域. 集成电路可以实现数据的高速处理和传输、信息安全和隐私保护等功能, 为数字基础设施的建设提供强有力的技术支持.

除此之外, 集成电路技术还是国家战略竞争力的重要标志和大国科技博弈的重要领域. 在现代科技竞争中, 集成电路技术已经成为衡量一个国家科技水平的重要指标之一. 同时, 由于集成电路技术在军事、安全等领域的应用, 它也成为大国科技博弈的关键领域. 在过去数十年间, 集成电路的发展一直遵循摩尔定律快速演进, 以美国为首的西方国家主导了国际主流芯片体系, 导致他们可以通过一系列“卡脖子"的集成电路技术, 对我国进行打压. 然而, 随着集成电路的工艺发展到3 nm, 电路工艺节点已经接近器件的物理极限, 摩尔定律终将失效. 在“后摩尔时代", 结合经济发展与国家安全需求, 体系化地发展具备创新特色、开放可控、技术领先的集成电路技术, 对我国既是挑战也是宝贵机遇.

集成电路科技的创新链条极长, 具有高速动态、体系化发展的特点. 作为一个高度交叉的学科, 集成电路科技的创新需要从器件工艺、设计方法与工具、芯片架构直到顶层应用和产业转化等多个层次协同发展.

在器件工艺部分, 我国虽然可以通过深紫外光刻技术达到28 nm工艺, 甚至通过多重曝光技术实现7 nm工艺, 但与国际前沿技术相比尚存在较大差距.

在设计方法与工具部分, 随着工艺微缩和新型体系结构的涌现, 传统电子设计自动化(electronic design automation, EDA)技术面临设计验证周期长、优化效率低、国产化率低等挑战.

在芯片架构部分, 面向人工智能等新兴领域, 采用存算一体、模拟计算、数字化模拟射频电路、芯粒集成等新途径有望突破芯片光刻面积的极限和工艺制约, 为算力突破开创新途径.

当前, 国际创新格局正在进行深刻重构, 暴露了过去我国集成电路领域科技主要基于以美国为首的西方国家主导的国际主流体系、自身未能实现体系化创新演进的问题. 迫切需要结合国情现状需求和国际科技创新趋势, 加快推动基础研究和应用基础研究的突破, 实现国产芯片科技的高速创新演进, 构建具有国际竞争力的体系化创新优势. 为了解决上述问题, 需要在国家层面进行顶层设计, 加大对未来集成电路技术基础理论和关键应用等方面的支持. 加强学术界、产业界深度合作, 建立具有“工艺–器件–电路–架构–工具–系统"完整产业链条的基础科学中心和协同创新平台, 联合攻关共性关键技术.

在此背景下, 2023年9月25∼∼26日, 国家自然科学基金委员会信息科学部主办了主题为“集成电路未来发展及关键问题"的第347期双清论坛(青年), 来自全国高校、科研院所的30余位青年专家学者应邀参加了此次论坛. 讨论了集成电路发展的国内外现状, 分析和初步凝炼了集成电路发展领域的重大科学问题, 并建议了重点支持方向.

集成电路器件与集成前沿技术

2.1 集成电路器件与集成的关键挑战

随着信息时代的高速发展, 尤其是5G以及人工智能(artificial intelligence, AI)开始逐步大规模应用, 集成电路作为信息技术的基石, 重要性越发凸显. 与此同时, 集成电路在被发明的60多年以来, 沿着摩尔定律高速发展, 从基础器件到应用场景都发生了深刻改变. 从集成电路器件与集成的角度来看, 集成电路的发展已经进入后摩尔时代, 其发展趋势呈现出以下特征: 一是以鳍式场效应晶体管(fin field-effect transistor, FinFET)器件为标志, 集成电路的平面晶体管经典微缩时代已结束, 进入功耗限制时代, 从等效微缩(equivalent scaling)走向三维功耗微缩(3D power scaling), 以非平面立体新器件为代表的超微缩技术正延续摩尔定律. 二是功耗/应用驱动与器件尺寸/集成密度驱动一起成为集成电路器件与集成中的核心考虑因素, 同时由于经典冯⋅诺依曼(von Neumann)架构存在计算与能效瓶颈, 尤其难以满足日益增多的非结构化数据处理需求, 集成电路的发展亟需寻找新架构及相关新器件. 三是硅通孔(through silicon via, TSV)、单片三维集成、芯粒(chiplet)等新兴三维集成技术在延续摩尔定律的同时, 也使集成电路芯片向多功能化、系统化方向发展, 如图1所示。

在逻辑器件与集成方面, FinFET成为先进集成电路制造工艺进入后摩尔时代采用的主流三维器件, 已经成功地推动了从22 nm到5 nm甚至3 nm等集成电路工艺节点的发展 [1-3]. 围栅晶体管可以进一步增强栅极控制能力, 有望较好地克服当前技术的物理缩放比例和性能限制, 从而在沟道厚度及宽度控制方面相比较FinFET具有更好的优势. 三星电子在2003年提出多桥–通道场效应晶体管(multi-bridge-channel field-effect transistor, MBCFET)的水平围栅器件方案 [4], 并于2022年成功应用于3 nm技术节点的大规模量产 [5]. IBM、IMEC、三星等公司和研究机构利用超晶格牺牲层方法研制的多层堆叠纳米片/纳米线围栅器件, 通过突破内侧墙隔离技术、原子层金属填充技术、牺牲层去除技术等挑战, 进一步提高了器件性能和集成密度 [6,7].

通过新的信号控制和处理方式, 利用新原理器件来突破功耗瓶颈也成为微纳电子器件的前沿和热点. 隧穿场效应晶体管(tunneling field-effect transistor, TFET)采用量子力学带带隧穿作为导通机制, 可以实现超陡亚阈摆幅, 突破传统MOSFET (metal-oxide-semiconductor field-effect transistor)器件的理论极限值. 国内外许多著名半导体公司、研究机构和大学都积极开展了关于TFET的研究. 北京大学以TFET工作机制为突破口, 提出并研制了梳状栅杂质分凝隧穿场效应晶体管, 该晶体管的最小亚阈摆幅是目前报道的硅基隧穿器件中的最低值 (29 mV/Dec), 并且其工艺能够和多个技术代技术兼容, 在大生产线上进行了集成和电路应用验证 [8,9].

人工智能的热潮让研究者加强了对底层器件的关注, 通过新的信息处理方式研制神经形态等新型信息器件, 模拟实现生物大脑的神经元及其连接的信息处理功能, 进而推动类脑计算等领域的发展. 比如阻变随机存储器(resistive random-access memory, RRAM)从2008年由惠普实验室首次实验证实之后, 由于结构简单、集成密度高并且具有断电仍然能够保持存储状态的优势, 成为突触神经形态器件的重要候选技术, 并得到了众多研究者的关注. 通过材料特性的调控、综合电子/离子等输运机制及热/电/磁场等多激励手段, 研究者们已经基于RRAM、相变随机存储器(phase-change random-access memory, PCRAM)等器件研制了可以成功模拟尖峰时间相关的可塑性(spiking timing dependent plasticity, STDP)、长时/短时可塑性和信号时空整合与发放等突触和神经元功能的神经形态器件, 并通过小规模的集成与互连, 初步验证了一些类脑或者智能信息的处理功能 [10-13], 但是如果要构建大规模的类脑神经网络或者类脑芯片, 则需要产业提供强力的工程支撑和大规模集成的方案指导.

总的来说, 集成电路器件与集成面临如下两个关键挑战:

(1) 芯片集成度无法通过传统器件结构与尺寸微缩方式持续提升. 采用传统器件结构和尺寸微缩方式提升芯片集成度将面临热产生原子的随机涨落、量子效应限制静电控制能力、 高密度图形化衍射极限等难题. 同时, 我国目前先进工艺发展受到限制, 不仅缺少极紫外(extreme ultra-violet, EUV)光刻设备, 也面临一系列器件结构机理与集成工艺瓶颈亟待探明与突破, 如半导体低温结晶原理与技术、垂直三维堆叠的散热问题、围栅器件的金半接触电阻调控机理、 与硅基工艺兼容的超薄高迁移率沟道材料生长原理等.

(2) 芯片的算力受到功耗限制无法持续提升. 亟需探索电输运的能量耗散本质, 解决存算分离的数据搬运能耗问题、平面集成的互连延迟瓶颈、载流子信息承载与运算操作的能耗极限问题、 纳米尺度下器件中信号的涨落与噪声问题等.

图 1 集成电路的发展趋势

2.2 集成电路器件与集成的前沿展望

集成电路器件与集成前沿技术的发展需要从“新器件–新材料–新工艺–新架构"等不同层次出发, 研究相关领域的基础科学和前沿技术问题, 寻找变革性技术实现突破. 先进工艺是集成电路发展的关键, 因此应首先持续推进EUV等先进图形化技术及系列关键技术的探索和研发, 另一方面, 可积极探索无EUV路径依赖的新工艺/新器件技术. 通过新结构、新原理、新材料、新工艺、新架构的全面结合和协同创新, 深入开展微纳电子核心器件与集成的基础及应用研究, 通过设计技术协同优化(design technology co-optimization, DTCO) [14] 以及系统技术协同优化(system technology co-optimization, STCO)方法 [15], 突破器件结构机理与集成工艺瓶颈. 整合创新链, 整体设计提高芯片性能的关键技术路径, 突破集成电路新器件与集成前沿核心技术, 推动5∼2 nm及以下先进技术节点的研发和量产, 助力我国在微纳电子核心器件、集成技术, 以及先进电子材料领域达到国际先进水平, 并为未来集成电路发展开展前沿新技术探索, 支撑我国集成电路产业和技术的可持续发展. 在不同的设计制造层次之中, 先进的封装技术正在逐步成为推动系统性能持续提升的关键因素, 也满足了电子产品“轻、薄、短、小"以及系统化集成的需求. 鉴于中国在发展先进制程方面面临一定的外部限制, 因此, 优先发展先进的封装技术, 作为一种有效补充和部分替代的策略, 应成为我们未来发展的重要逻辑之一. 先进封装技术的发展正聚焦于两个核心方向: 晶圆级封装和系统级封装.

(1) 晶圆级封装. 此方向的技术发展专注于优化晶圆制程. 通过晶圆重构工艺和重布线技术, 在更为紧凑的封装面积内实现更多引脚的容纳. 这不仅满足了封装的“窄间距、高密度"要求, 还通过形成金属凸点与外部实现了有效互联.

(2) 系统级封装. 此方向着重于模组领域的拓展. 系统级封装技术努力实现多功能芯片的集成, 如处理器、存储器及其他元器件, 进而在一颗芯片中集成这些先前分散在印刷电路板(printed circuit board, PCB)板上的组件. 这种整合有助于压缩模块体积和缩短电气连接距离, 从而提高芯片系统的整体功能性和设计灵活性.

近年来, Chiplet技术作为先进封装技术的一种创新突破, 也受到了广泛的关注. 这种技术通过利用先进封装手段, 将多个具有不同功能的异构芯片裸片整合集成于一个特定功能的系统芯片中, 预示着异质整合有望成为未来芯片设计的主流方向. Chiplet异质集成涉及的典型先进封装技术包括TSV、超高密扇出、嵌入式多芯片互连桥接(embedded multi-die interconnect bridge, EMIB), 以及混合键合等 [16-19].

在封装方面, 我国需发展先进封装工艺, 根据明确的产业应用需求, 研发适合的封装工艺, 特别是聚焦于攻克核心封装工艺的难题. 对于需要在前端平台进行加工的工艺部分, 应明确前后工艺的分工, 并实施前后工艺的协同设计和优化迭代. 此外, 还应发展核心封装材料和设备, 建立完整的“材料–封装–应用"产业链. 根据产业应用的需求, 参考国外进口材料的标准, 由材料厂商开发相应的封装材料, 并进行性能的测试评估和比较. 接着, 在国内先进封装平台上, 进行多轮材料的迭代使用, 最终实现对进口材料的国产化替代. 封装厂商应明确需求, 与装备厂商合作, 共同研发关键封装装备. 在国内先进封装平台上, 加速国产装备的测试和优化迭代过程.

模拟与射频电路前沿技术

3.1 模拟与射频电路的关键挑战

高效能模拟与射频电路是连接现实世界与数字世界的桥梁, 对电子信息系统的性能和功耗都具有决定性的影响. 模拟与射频集成电路主要包括模数/数模转换、射频和电源管理等核心器件, 广泛应用于通信、雷达、计算机等领域. 近年来, 国内工艺和设计技术不断进步, 在高效能模拟与射频集成电路领域取得了长足的进展, 但在部分核心器件上仍然面临卡脖子技术风险. 得益于先进工艺的不断演进, 模拟与射频电路发展趋势呈现了以下特征: 一是带宽功耗要求不断提升, 无线通信和感知系统的频率和带宽持续增加, 对电路带宽和效率都提出了新的挑战; 二是数字化特征不断加强, 利用数字信号处理技术和电路, 可以显著提升和改善模拟射频电路性能, 并且大幅提高电路的灵活度, 实现电路功能的可重构配置. 模拟与射频集成电路发展趋势如图2所示.

宽带高速高精度模数转换器是模拟电路设计与制造的战略制高点, 也是瓦森纳协议(Wassenaar arrangement)严格控制对我国出口的核心关键器件. 由于宽带高速无线通信和一体化雷达与电子战系统的发展, 宽带射频直采及转化处理、高速模拟信号采样转换成为重要的技术发展方向. 此外, 高精度和高灵敏度的生物与导航传感应用需求, 以及纳伏级微弱信号采样与数据转换处理需求也十分迫切. 随着集成电路工艺节点不断微缩, 使用纳米级集成电路工艺制备高速模拟集成电路面临一系列新挑战. 一方面, 先进制程下电源电压下降, 信噪比下降, 受高速时钟抖动等噪声的影响愈加严重 [20-23], 直接影响模数转换器的性能与精度. 另一方面, 纳米工艺下高性能放大器对高质量信号处理至关重要 [24-26], 而先进制程下, 运放有效输出摆幅有限, 放大信号的线性度被严重限制, 放大器精确度下降, 同时, 最大模拟信号带宽和工艺约束下的本征频率上限差距逐渐增大.

随着集成电路工艺截止工作频率不断提升, 射频毫米波的主流工艺变成硅基工艺, 尤其是在毫米波相控阵芯片领域提供了高集成度和低成本的解决方案, 并在低轨卫星通信和毫米波车载雷达等领域实现了规模化应用. 近年来我国在射频集成电路设计领域快速发展, 研究成果处于领先水平. 针对下一代硅基毫米波太赫兹相控阵技术应用, 射频集成电路面临超宽带、超大规模阵列和多波束等一系列技术难题, 尤其是在基于自主工艺的模型、关键电路和系统应用等方面仍然存在挑战. 在超宽带技术方面, 如何平衡射频性能、宽带能力和成本始终是未来核心挑战. 在超大规模阵列方面, 如何保证通道一致性是一个重点研发方向和挑战. 在多波束方面, 基站或通信系统的多波束架构面临功耗及成本开销大的难题, 同时模拟全连接多波束架构连线复杂度高, 未来如何实现低开销高效率的多波束架构是重要的发展方向.

高密度电源管理是高算力芯片的核心支撑, 人工智能时代, 系统层面对于电源管理芯片提出了更高要求, 并对功率、电流、转换比、效率都提出了全方位的要求, 现有处理器中输入输出接口中超过一半甚至70%的针脚用于供电 [27,28], 电源管理芯片在整个系统中的重要性日益突出. 目前电源管理芯片正面临着从二维、平面到三维、立体功率转换器的技术变革. 英特尔等国外领先企业已布局大量埋置等集成化电感专利, 相关核心技术专利墙正在形成 [29,30]. 而我国在电源管理芯片方面, 整体仍处于追赶态势. 工业界缺少顶层电源架构的工程师, 高校层面主要关注创新架构, 距离实际落地应用仍有一定差距.

图2 模拟与射频集成电路发展趋势

3.2 模拟与射频电路的前沿展望

为了应对以上应用需求和技术挑战, 面向高性能模数转换器, 亟需发展混合架构高精度低延时新策略和高度可重构模数转换器, 利用新架构、新电路、新器件挖掘自主可控工艺极限特性, 实现性能指标的跨代工艺超越. 在新架构方面, 因为晶体管的截止频率随着工艺制程的发展不断提升, 如28 nm晶体管的截止频率已超过300 GHz[31], 所以基于高度数字化模数转换器架构可以充分挖掘工艺极限性能, 并对数字预处理、模拟信号链和射频信号链等电路进行高度一体化集成, 摒弃原有模数转换器产品形态, 可为核心模拟器件自主可控提供支撑. 在新电路方面, 可编程模拟电路有望使用一个芯片覆盖众多应用, 通过软件定义架构, 对电路功能、电路精度、电路速度进行可重构设计, 在系统、架构及软件上加大对模拟电路的支持, 实现跨架构系统可重构及面向多场景、多模态的高精度应用, 从而降低研发成本, 提高研发速度. 在新器件方面, 化合物工艺器件的截止频率远高于传统硅基工艺器件, 因此充分结合化合物半导体和硅基集成电路工艺是重要的发展趋势. 例如, 探索化合物和硅基半导体的微系统集成模数转换器, 其中超宽带采样保持结构化合物的工艺实现, 信号量化及转换采用硅基集成电路工艺完成运算交织, 从而通过微系统异质异构集成实现超高速模数转换器, 满足高端仪器、T级光传输等发展需求.

面向射频毫米波电路, 需按照芯片器件的模型、关键电路, 以及系统3个层级进行布局. 在射频毫米波电路中, 电路性能对模型精度极其敏感 [32-34], 而目前针对毫米波和太赫兹器件建模还存在精度不足等限制, 尤其针对现在自主工艺构建独立自主的模型库, 极大限制了自主可控射频毫米波集成电路发展. 同时, 在射频毫米波关键电路方面还将面临大带宽、高效率和多波束等挑战, 亟需在电路架构和设计上进行创新和突破, 以满足新一代无线系统应用需求. 在系统层面, 需要在未来6G通信、太赫兹通感一体、量子调控等方面开展积极布局.

面向高效率高集成度的电源管理电路, 从平面二维供电转换成立体三维集成供电, 这是电源管理芯片的主要发展趋势. 首先, 在高密度方面, 三维化方案需集成部分无源器件, 开关频率越高, 越可以减小无源器件的尺寸, 提升集成密度. 但高频意味着效率的降低. 需要设计电源转换器的创新架构, 以在高频约束下实现更高的效率. 其次, 在速度响应方面, 针对如何实现超宽带的环路响应的问题, 需要开展创新控制方法研究, 采用多路互相协调、互相帮助的方案突破DC-DC环路快速响应的理论极限. 在基础元器件方面, 需要突破国外公司相关的电容电感技术专利, 解决三维集成方案中的散热问题, 探索开关电感电容混合型DC-DC架构, 突破性能指标解耦设计难题. 最后, 在系统集成方面, 高集成度的电源管理芯片, 不仅需要芯片设计创新、工艺上元器件的支持, 还需要解决三维封装里面的散热问题, 因此要更强地在不同领域之间形成合力的工作. 建议开展基于Chiplet架构的电源芯片架构和设计研究, 开展性能指标解偶设计、基于Chiplet架构的创新功率转换器架构设计、数字化全集成稳压电源设计、分布式、 多路输出的设计, 实现创新功率转换器架构和数字化的全集成稳压电源.

集成电路设计方法前沿技术

4.1 电路设计方法的历史发展与关键挑战

EDA指使用计算机辅助设计软件辅助完成集成电路芯片的设计与流片. 当今集成电路设计与EDA工具紧密相关, 从芯片功能设计、仿真验证与逻辑综合、布局布线到版图生成与验证, EDA工具在集成电路设计的每个环节都起到了不可替代的作用, 其发展路线图如图3所示.

在集成电路诞生初期, 单个集成电路仅有数个元器件, 集成电路设计人员可以使用手工布局连线的方式完成芯片设计. 随着集成电路的快速发展, 单个集成电路芯片上的元器件数量极速增长, 依靠人力资源手工完成芯片设计耗时长、成本大. 20世纪70年代, 集成电路物理级的布局布线需求推动了第一代EDA工具的诞生. 20世纪80年代中期, 第二代EDA工具在物理级设计的基础上向逻辑门级进行迁移, 出现了一系列逻辑门级电路模拟工具、标准单元的版图设计与验证工具. 第三代EDA工具发展于20世纪90年代, VHDL, Verilog等多种硬件描述语言(hardware description language, HDL)相继诞生, EDA工具逐步实现从系统级到寄存器传输级(register transfer level, RTL)、门级、电路级, 最终至物理级的设计自动化, 芯片设计流程变得更加自动化与标准化.

随着先进工艺的发展, 集成电路特征尺寸不断降低, 电路规模与集成度爆炸式增长, 今天一颗处理器芯片的晶体管数量可达数千亿个. 此外, 先进集成封装技术与先进计算方式带来了一系列EDA新问题, 芯片规模与EDA问题的求解时间急剧增长, 集成电路设计周期通常可达数个月的时间, 严重影响芯片设计的迭代效率. 在集成电路设计方面, 体系架构、电路与器件的高度融合、密切结合是未来推动集成电路发展的重要方式. 现有EDA工具往往侧重于特定层级与设计问题的优化求解, 如逻辑综合工具主要求解数字电路RTL级到门级的映射优化问题, 布局布线工具主要在物理级优化标准单元的布局与互联. 因此, 现有电路设计方法难以支撑跨层次联合设计, 分层优化无法达到架构、电路、器件跨层优化的性能水平.

从产业发展的角度看, EDA市场主要被美国的新思科技(Synopsys)、铿腾电子(Cadence), 以及德国西门子(Siemens)所垄断, 三家公司的全球总市场占有率超过60%. 而在我国EDA行业的市场份额中, 本土EDA工具占比小于15%, 与EDA巨头公司相差甚远 [35]. 市场份额的显著差距源于如下问题. 首先, 国产EDA工具覆盖率低. 国外EDA公司不仅有流程全覆盖的工具链, 而且具备完整的EDA工具生态. 而国内EDA公司仍聚焦在点工具上, 对集成电路完整设计链条的覆盖率低. 其次, 我国EDA工具缺少先进工艺制程的支撑, 生态不健全. 工艺制程决定了电路设计的问题定义与约束条件, 缺少先进工艺的支持将导致EDA研究者难以面向最新的半导体技术开展优化方法研究, 从而造成EDA工具无法支持先进电路设计. 这些问题严重影响了我国EDA工具的市场竞争力, 并造成我国集成电路产业在EDA方面面临严重的“卡脖子"问题.

图3 EDA工具发展路线图

4.2 电路设计方法的前沿展望

4.2.1 基于人工智能的无人工干预芯片自动生成

过去, 传统芯片的设计流程主要以人为核心, 通过EDA等自动化工具的辅助, 基于功能模块拼接成完整芯片. 随着人工智能技术的快速发展, 其将有望全面替代人类的工作, 重塑传统芯片设计的全流程. 将传统的人工手动设计与EDA自动化工具结合的半自动设计流程, 重塑为基于人工智能技术、无人干预的机器自动迭代设计. 基于人工智能的芯片自动生成方法将颠覆传统设计流程、全面释放广阔的设计优化空间, 从非精确的整体逻辑出发, 通过自动调试、自动修复, 不断逼近正确逻辑. 将原有的分层分立的模块化设计空间全面打通, 转变为跨层贯通的全局设计空间, 将“从局部到整体"的设计流程改变为“从整体到局部"的设计流程.

过去我们认为芯片问题急不得, 芯片技术往往要5∼∼10年才能走完基础研究到工程应用之路. 然而, 当今人工智能技术(如AlphaGo和ChatGPT)从崭露头角到一骑绝尘通常仅需1∼∼2年的时间, 因此, 基于人工智能的芯片自动生成技术的竞争慢不得. 面向后摩尔时代超大规模和超高精度的挑战, 我国急需面向人工智能全自动芯片生成的全流程进行布局: (1)针对国产芯片设计高端人力资源匮乏的壁垒桎梏, 突破基于人工智能技术的自动逻辑功能设计、性能优化和评估验证技术. (2)建设可提供流片支持和实验数据共享的人工智能芯片自动生成公共创新平台和开放系统软件部署平台, 牵引上述科技创新的体系化快速发展, 实现对原始创新的快速系统集成与应用验证.

4.2.2 “系统–架构–电路–器件–工艺"跨层次协同优化

集成电路跨层次协同优化的设计范式亦被称为左移融合模型, 即将器件、工艺等层级的后序设计与系统、架构、电路的前序设计阶段融合在一起. 现有的集成电路分层设计范式具有设计阶段相互解耦、各阶段设计简单的优势. 然而, 不同设计层级相互影响, 设计过程中需要大量反馈迭代, 开发周期长, 全局优化不足. 跨层次协同优化的左移融合模型, 其优势在于开发周期短, 全局优化充分, 且有望实现集成电路设计的降本增效. 当前芯片验证的人力和成本开销已经超过了芯片设计阶段, 左移融合模型可以在早期阶段进行测试及分析, 尽早发现和预防这些问题, 从而提高芯片质量和设计效率. 美国新思科技、铿腾电子等EDA公司近年来开展了多阶段融合的尝试, 并推出了相关产品, 如新思科技的Fusion Compiler工具可以实现从RTL级硬件描述语言到GDSII (graphic design system II)版图文件的跨层级协同优化 [36].面向左移融合的跨层次协同优化, 我国需建立EDA创新合作机制, 实现国产EDA工具的串链, 加强EDA行业标准制定, 设计标准化、规范化工具接口, 实现面向集成电路全流程设计的自主可控智能化电路设计工具链.

4.2.3 人工智能辅助的电路设计方法

人工智能大数据时代, 机器学习算法等人工智能技术在众多复杂问题上(如人脸识别、目标检测、自动驾驶等)取得了巨大的进步, 具有了超越人类水平的能力, 有效解决了决策、分类、检测及设计空间搜索等问题. EDA应用中的众多问题可以被表征为决策问题、分类问题与检测问题, 使用人工智能算法解决EDA问题, 有望提高大数据时代智能芯片的设计效率. 目前, 国内外主要的EDA公司均在已有工具中引入了人工智能方法提高EDA工具的求解优化效率. 例如, 美国铿腾电子在布局布线工具Innovus中, 使用机器学习方法进行时序预测 [37]. 由于机器学习算法依赖于大量的训练数据, 因此铿腾电子使用了大量芯片设计数据, 在云计算平台上进行模型训练, 将训练好的机器学习模型与其他传统模型一并整合到Innovus中, 用于提高设计效率. 在学术界, 我国高校开展了诸多基于人工智能的电路自动化设计方法前沿探索 [38-40]. 此外, 我国具有良好的人工智能基础, 在基础设施方面, 算力总规模全球第二, 达到每秒1.97万亿亿次浮点运算(197 EFLOPS) 1).; 在行业应用方面, 人工智能在我国制造、交通、医疗、金融等重要行业中的渗透度接近40% 2); 在数据方面, 2022年我国数据产量规模占全球数据总产量的10.5% 3). 上述人工智能产业基础有望支撑我国新一代EDA工具的研发.

面向人工智能大数据新时代的电路设计方法, 我国需建立一系列开源开放的新平台, 包括开源电路IP平台、电路设计数据平台, 以及云端EDA点工具平台等. 促进开源EDA工具与商业EDA工具的相辅相成, 打造开放的EDA生态.

计算架构前沿技术

5.1 计算架构前沿发展的关键挑战

计算架构, 作为衔接上层应用和底层器件的中间层, 一方面受到应用特性的极大影响, 需要针对应用特性做出响应, 设计出适合的架构使应用具有更好的性能和能效, 例如领域专用加速器; 另外一方面则需要能够利用好底层器件的特性, 体系结构设计需要从上到下考虑器件的影响, 设计出的体系结构才能够发挥出硬件的所有潜力, 例如存算一体. 在当前应用和技术背景下, 有两点主要转变将会影响计算架构的设计和研究.

应用特征转变

近些年, 智能应用负载从过去十万乃至百万参数量级的深度学习模型转变为百亿、千亿乃至万亿级别的语言大模型, 这对过去的体系结构提出了极大的挑战. 随着模型的增大, 单个模型已经很难在单个芯片上完成训练和推理, 因此需要多个芯片多个机器互联起来才能完成大模型的训练和推理. 例如, Open AI的ChatGPT GPT3模型具有1700亿参数, 训练数据高达570 GB, 而训练这样的模型需要上万块英伟达的A100 GPU[41]. 因此, 针对大模型, 互联成为计算架构中最关键的因素, 如表1所示. 例如, 英伟达最新的GPU H100 Superchip机器, GPU间的NVLink 4互联带宽高达900 GB/s 4), GPU和CPU间NVLink C2C互联带宽高达900 GB/s, CPU和CPU间的InfiniBand互联带宽也有100 GB/s [42]. 除了英伟达, AMD推出的Instinct MI300X内存带宽为5.2 TB/s, Infinity Fabric带宽为896 GB/s; 谷歌新一代的TPU v4也把片间互联带宽提高至300 GB/s, 而访存带宽提升至1200 GB/s, 相较上一代提升了33% [43]. 而另外一个具有潜力的路径是Chiplet集成芯片技术. Chiplet集成芯片技术通过利用不同制程、材料和技术的优势, 基于基板和高速互连将多个特定功能芯片(芯粒)组合成新芯片. 与传统的SoC (system on chip)相比, 采用基于Chiplet的设计可以有效降低芯片设计研发成本, 提高良率, 减少浪费, 改善系统的可靠性 [44]. 这种技术有望突破单芯片光刻面积的极限和工艺制约, 为算力突破开创新途径, 从而为大模型提供低成本的高算力支持. 与会专家深入讨论了Chiplet集成芯片的架构设计、互联接口、基板集成、标准生态等关键问题的主要进展、 核心挑战和发展趋势, 强调制定标准、开发战略产品及推动开源生态建设的重要性, 以在未来技术演进中占据制高点.

器件特征转变

随着摩尔定律停滞发展, 传统硅基CMOS (complementary metal oxide semicon-ductor)工艺已经逐渐接近物理极限, 因此, 迥异于过去硅基CMOS的器件开始被提出并得到广泛的关注. 从体系结构角度看, 这其中的新器件大致可以分为3类, 如图4所示. 一类主要解决通信问题, 一类主要解决计算问题, 一类主要解决存储问题. 在通信方面, 光通信新器件是典型代表. 光通信可以将多个波长的光进行调制, 通信带宽可达Tbps级别, 频率可以提升至太赫兹量级 [45]. 在计算方面, 量子计算、生物计算器件受到广泛关注. 量子计算器件在特定问题上相较于传统计算甚至有解出和解不出的区别, 而生物计算如DNA计算理论上可以提供超高的并行度. 在存储方面, RRAM、铁电随机存储器(ferroelectric random-access memory, FeRAM)、磁性随机存储器(magnetic random-access memory, MRAM)等新型存储都取得了诸多成果 [46], 在某些特性上较传统存储器更好, 也为存算一体体系结构设计打开了新的设计空间.

图4 器件特征转变

5.2 计算架构的前沿展望

总体来看, 体系结构发展已经进入黄金时代, 各种专用架构层出不穷. 然而, 以大模型为代表的智能应用仍然是计算中最重要且最被广泛应用的负载. 因此, 加速大模型的训练和推理的体系结构成为目前计算机系统结构发展的热点. 另外, 能够提供新特性的新型器件也是体系结构设计的热点. 目前, 体系结构设计总体上有两个趋势, 一个是纵向设计融合, 一个是横向设计融合. 纵向设计融合指的是, 随着芯片制造半导体工艺发展陷入停滞, 体系结构设计不得不从过去分层设计优化, 迈向纵向的跨层次联合优化设计, 如DTCO, 深挖应用、架构、器件到工艺的联合优化, 从而提供更高效的芯片设计. 横向设计融合指的是, 随着智能应用场景开始慢慢固化, 体系结构设计开始从过去对应用分阶段分步骤的设计考量, 迈向对应用各个阶段的联合设计优化. 例如在感–存–算一体化芯片中, 从对视觉感知到存储到最后的计算都在一个芯片上完成; 又例如Chiplet多芯粒集成, 可将不同功能芯粒联合成一个芯片.

面向上述两个趋势, 主要研究方向包括如下几点:

(1) 跨层次一体化设计.

在横向设计融合和纵向设计融合发展趋势下, 不同的设计层次、不同材质的器件、不同的集成方式都成为可能, 这也使得体系结构需要在横向和纵向的联合空间进行设计和优化, 从而在单位面积内集成更多更高效的算力. 而目前, 联合设计工具缺失、异质集成方式多样, 都使得跨层次一体化设计挑战重重.

(2) 专用和通用的兼容.

体系结构设计面临的一个事实是芯片制造成本仍然很高, 周期仍然很长. 例如, 一款典型CPU需要500名工程师花费2年时间才能设计完成. 一个体系结构设计不得不考虑设计成本和设计周期的影响, 也就是说体系结构设计需要具有一定的通用性, 否则很有可能在经过一年到两年的设计生产周期后, 制造出的芯片已经无法支撑当前主流应用, 或者所制造出的芯片只有很少的市场应用, 连成本都无法收回. 因此体系结构设计需要尽可能提高设计效率.

集成电路发展意见和建议

面向集成电路领域的前沿发展、国家重大需求以及产业发展瓶颈, 本文分层次探讨了器件工艺、设计方法、计算架构等集成电路各领域的发展现状和趋势, 并提出如下中国集成电路产业生态建设及发展意见.

建设意见1: 未来五年我国集成电路研究的重点方向布局.

未来五年我国集成电路应在如下方向进行重点布局:

(1) 先进器件与集成工艺. 推进EUV等先进图形化技术及系列关键技术研发; 突破器件结构机理与集成工艺瓶颈; 探索新型存储器的非易失存储应用; 实现高迁移率沟道器件与低温逻辑技术; 突破半导体量子计算核心材料研发.

(2) 模拟与射频电路. 实现高度数字化宽带高精度模数转换器芯片架构和电路; 实现基于自主可控工艺的射频毫米波电路模型、关键电路和相控阵芯片; 实现基于Chiplet架构的高效分布式电源管理芯片.

(3) 电路设计方法与计算架构. 实现新一代左移融合的智能化设计工具; 实现基于自主可控工艺节点的高算力、高可靠电路设计方法; 通过高精度、高密度存内计算和芯粒间的高效通信/协作突围高算力封锁; 建立开放生态系统及标准; 实现基于SRAM (static random access memory)及新型存储器件的高能效存算一体芯片和应用.

建设意见2: 制订我国集成电路科技创新的未来发展路线图, 加强顶层设计, 完善系统布局.

结合国情需求和科技创新趋势, 定期更新制订集成电路科技未来创新发展路线图, 前瞻识别关键挑战/机遇, 建设可提供流片服务和实验数据共享的公共创新平台, 牵引体系化演进布局, 支撑国产集成电路科技(新原理、新方法和新技术)的开放协同创新. 探索新型举国体制下的创新模式, 实现使命导向的建制化研究. 加强对集成电路技术基础理论和关键应用领域长期持续的资金支持, 针对性资助基础研究、应用研究、装备开发等研究方向.

建设意见3: 产学研创新链协同探索及产教融合集成电路中试平台.

在国家层面加强学术界、产业界深度合作, 建立“工艺–器件–电路–架构–工具–系统"完整产业链条的基础科学中心和协同创新平台, 联合攻关共性关键技术. 建设产教融合集成电路中试平台, 加强高校面向产业应用的人才培养, 支撑企业基础研发, 赋能研究机构.