芝能智芯出品

在过去几十年里，计算能力的提升主要依赖于芯片上晶体管尺寸的不断缩小。

制造更小、更快、更节能的芯片一直是半导体行业的目标。光刻技术的进步在这一过程中起到了关键作用，特别是极紫外（EUV）光刻技术。

最近，IBM与其合作伙伴在纽约州奥尔巴尼纳米技术中心取得了重大突破——通过高数值孔径（NA）EUV光刻技术实现了21纳米间距的图案化，为2纳米以下的芯片制造铺平了道路。

Part 1

EUV光刻技术的演进与限制

光刻是芯片制造中的一项核心技术，它用光和掩模将设计的图案“印刷”在硅片上。多年来，光刻技术的进步主要集中在缩短光波长和提高光学系统的数值孔径（NA）。

然而，单纯依靠设备改进已经无法满足未来晶体管不断缩小的需求，这促使了包括计算技术、掩模材料和新型图案化方案在内的全面创新。

EUV光刻技术自2014年在奥尔巴尼的NY CREATES实验室引入以来，已经成功支持了7纳米和5纳米节点的开发，最近又支持了2纳米节点。

尽管EUV技术在26纳米间距分辨率上取得了显著成就，但仍面临材料特性和随机效应等挑战，这些因素限制了良率的进一步提升。

IBM与ASML、TEL、Lam Research等合作伙伴共同推动的高NA光刻技术，标志着半导体行业从低NA（数值孔径为0.33）向高NA（数值孔径为0.55）的转型。这一转变显著提高了EUV光刻的分辨率，将理论极限提高到16纳米间距。

这意味着制造商可以更高效地进行小尺寸图案化，为2纳米甚至1纳米以下节点的制造铺平了道路。

高NA技术的核心优势在于能够在一次曝光中实现更小间距的图案，减少了对多重图案化技术的依赖。多重图案化虽然可以解决一些工艺难题，但其复杂度、成本和时间都大幅增加。

高NA系统的引入简化了工艺流程，显著提高了生产效率，并为开发高性能、低功耗芯片提供了可能。

Part 2

铜镶嵌互连的突破：

提升EUV良率的基石

IBM与奥尔巴尼的合作不仅在EUV图案化方面取得了进展，还在铜镶嵌互连的良率提升上取得了显著成果。

铜互连是芯片电路中的关键部分，直接影响信号传输和整体性能。自2015年IBM首次展示36纳米间距的铜线电路以来，该公司与合作伙伴持续优化EUV铜镶嵌互连的工艺，最终在28纳米间距的铜线上实现了稳定的电气产量。

2024年，IBM展示了低至21纳米间距的铜镶嵌互连的早期成果，这一突破建立在ASML高NA技术的基础上，同时结合了Lam Research提供的干沉积金属氧化物光刻胶材料。

金属氧化物光刻胶提供了更高的分辨率和良率，使EUV光刻在微细图案上的应用达到了前所未有的精度。

高NA光刻为EUV技术带来了革命性提升，但其普及仍面临若干挑战。

● 首先，随机效应仍然是提高良率的重要障碍。EUV光源的光子数量有限，导致成像的不确定性增加。

● 其次，机器吞吐量和掩模缺陷率等问题也需要进一步优化。

高NA系统由于更高的分辨率，对硅片表面的微小起伏也更为敏感，增加了工艺复杂度。ASML的高NA系统在研发过程中增加了67%的数值孔径，但光刻区域的减小也带来了生产效率的挑战。

解决这些问题需要行业内广泛的技术协同，IBM、ASML与奥尔巴尼生态系统的合作为未来的技术发展奠定了基础。

作为NY CREATES的长期合作伙伴，IBM在奥尔巴尼生态系统中扮演着核心角色。

奥尔巴尼纳米技术中心集成了ASML、TEL、Lam Research等公司，提供了先进的研发平台，推动了EUV光刻工艺的不断优化。IBM与这些伙伴的紧密协作不仅帮助其在EUV技术上取得领先，也为更广泛的行业提供了大量技术支持。

小结

随着高NA系统的逐渐成熟，2纳米以下节点将不再是技术瓶颈，而是未来芯片设计和制造的实际目标，高NA EUV光刻技术不仅为实现更小的晶体管尺寸开辟了新道路，还为整个半导体行业提供了新的可能性。