在当今日益增长的AI计算需求，需要更多的计算内核，更高存储容量及存储带宽，更多IO接口。先进制造工艺和3D IC封装技术是实现万亿晶体管系统集成的关键。TSMC可以说是当今最先进的代工厂，很多大厂都在那流片。之前看到AMD MI300X，其GPU有153 billion 晶体管和SoC，拥有高达192GB HBM3存储，就是基于TSMC N5/N6 FinFET 工艺。
下图是TSMC的工艺演进图，可以看到：
1、逻辑门密度基本上随着时间呈线性增长趋势，现在基本上发展到N5 N4阶段。
2、芯片架构从planar到FinFET，未来要到Nanosheet。
3、光刻技术是最关键的，其决定能够做到的最小线宽，从immersion到EUV。今年ASMEL能够出台High NA EUV，能够做到2~1.4nm水平，已经被Intel预定了。
下图是芯片架构演进图，实线是已经确定的，比如大家熟悉的FinFET到Nanosheet，虚线是可能的方向，包括CFET，2D TMD(过渡金属二硫化物)和CNT(碳纳米管,比较熟悉的是石墨烯),其中后两者已经不再是Si材料了。
下图分别是平面FET和FinFET结构示意图。在平面FET中，单个栅负责控制源漏沟道，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的结构。缺点是源极和漏极之间可能存在漏电流，原因是在靠近该栅的沟道表面时，这种栅不具备良好的静电场控制。
在FinFET的架构中，闸门成类似鱼鳍的叉状3D架构，如下图所示。栅完全包裹住源极和漏极之间的沟道，可以完全耗尽载流子沟道，具有更好的静电控制。薄的鳍片是确保包裹式栅能够完全控制沟道的一个必要条件。
下图是FinFET的原理示意图，栅极从三面包围着沟道，用立体结构取代平面器件来增强栅极的控制能力。加上电压后，栅氧化层下方形成导电沟道控制载流子流动，从而达到其最基本的开关作用。
FinFET的优点是：
1、载流子迁移率大大提高：FinFET的沟道一般是轻掺杂，避免离散的掺杂原子的散射作用，而平面器件一般是重掺杂。
2、增大栅极对沟道的控制面积：这样的好处是，有效抑制短沟道效应，减小亚阈值泄露电流。随着硅Fin厚度的减小，栅极对沟道的控制能力会逐渐增大，亚阈值斜率也随之减小而趋近于理想值60mV/dec(越小意味着开启关断速率越快)。
3、减小栅泄露电流：由于短沟道效应的抑制和栅控能力的增强，可以使用比平面器件更厚的栅氧化物。
4、减小尺寸面积：更强的栅控能力允许大幅缩短晶体管的栅长。
但是，随着工艺微缩至5nm节点，沟道长度小到一定值时，FinFET结构又无法提供足够的静电控制和足够的驱动电流。Nanosheet可以被视为FinFET器件的自然演变版本，其GAA（Gate-All-Around ，环绕式栅极技术晶体管，也叫做 GAAFET）特性提供了出色的沟道控制能力。GAA相当于FinFET 的3D版，漏极变成鳍片，垂直穿过栅极进行堆叠，栅极就能实现对源极、漏极的四面包裹。如下所示。可以看到，从平面型到FinFET，再到Nanosheet，最主要变化是栅极和源极、漏极的接触面积不断翻倍，沟道在三维中的极佳分布使得单位面积的有效驱动电流得以优化。
但是，对于FinFET和Nanosheet而言，工艺限制标准单元内nFET和pFET器件之间的间距，通常需要2个dummy fill的间距，占据总可用空间的40-50％，面积浪费。IMEC提出一种新的架构，称为Forksheet器件，如下图所示，通过在栅极图案化之前在p和nMOS器件之间引入介电质，将p栅沟槽与n栅沟槽物理隔离，从而使得n到p间距更小。n和p之间的介电隔离还具有一些工艺优势，例如填充金属的工艺更简化。
可以看到，Forksheet是将N/P-FET进行共平面布局，进一步的，如果将N/P-FET进行3D布局，这便是CFET器件，如下图所示。在CFET架构中，nMOS和pMOS器件相互堆叠。堆叠从单元高度角度看消除了n-p间距，进一步实现了有效沟道宽度的最大化，进而使驱动电流最大化。CFET可将集成电路中逻辑标准单元尺度微缩到4-T（Track）高度，同时将减少SRAM单元面积40%以上。
微电子所集成电路先导工艺研发中心利用业界主流的Design-Technology Co-optimization（DTCO）方法全面探索了CFET的器件架构优势，提出了新型混合沟道CFET（Hybrid Channel Complementary FET，HC-CFET）结构设计和集成方案。如下图所示。该结构能够在单一衬底上，借助晶圆键合等混合晶向技术，利用SiNx与SiO2的高刻蚀选择比，通过分步沟道形貌刻蚀，实现对N-FET和P-FET首选高电子与空穴迁移率导电沟道的共同优化。该结构设计与集成方案的可行性已通过Virtual-FAB模拟仿真验证。结果表明，HC-CFET具有沟道晶向与空间布局优势，展现出更高的工作频率以及更优的噪声容限窗口。
最后两种的2D TMD和CNT比较遥远，为何有这种想法呢，可以做一个类比，如下所示：先在一根根纳米线上旋转制作而成串连的柱状FET，最终交织成一张网，多张网之间也便于进行三维集成，整个尺寸都是纳米级别，且接触面积增大。
综合而言，TSMC提出其在通往更小技术节点的演进路径，在今天的主流FinFET之后出现的Nanosheet器件，不仅提供出色的沟道控制功能，而且增加有限的工艺复杂性。为何执着于更小的工艺尺寸，可以看到，随着工艺节点的提升，不仅速率逐渐变大，相对应的能耗也越来越低，如下图所示。下一步，CFET作为最紧凑的CMOS结构，将会是TMSC未来的关键技术之一。
参考文献
【1】https://www.amd.com/en/products/accelerators/instinct/mi300/mi300x.html
【2】Investigation of Novel Hybrid Channel Complementary FET Scaling Beyond 3-nm Node From Device to Circuit,IEEE Transactions on Electron Devices 69, 3581 (2022), DOI: 10.1109/TED.2022.3176843
【3】Investigation of Novel Hybrid Channel Complementary FET Scaling Beyond 3-nm Node From Device to Circuit，Yanna Luo; Qingzhu Zhang; Lei Cao; Weizhuo Gan; Haoqing Xu; Yu Cao; Jie Gu; Renren Xu; Gangping Yan，IEEE Transactions on Electron... Volume: 69 Issue: 7
