用IGBT的新手们经常会遇到一个问题，就是母排的杂散电感太大了，IGBT关断时Vce的尖峰电压太高了。。。为啥说新手经常遇到杂散电感大这个问题呢？设计母排的人并不一定是新手啊。呵呵，别急，文章的结尾我会告诉你答案。

小白们一看见Vce尖峰电压过高，第一反应就是加大门极电阻Rg_off，因为电阻大了关断速度就慢了，dI/dt就小了，ΔV=Ls*dI/dt 也就小了。。。

估计这都是从老师傅那流传下来的秘方。这个秘方管不管用呢？那双黄连到底抗不抗新冠状病毒呢？

增加Rgoff以减小dI/dt这个简单的办法，以前在平面栅IGBT的年代是有效的，但是目前市面上主流的沟槽栅Trench技术的IGBT3和IGBT4来说，是不怎么有效的。（当然在SiC MOSFET上增加Rgoff这个办法也是有效的。）

我们就直接看测试结果和波形吧。

下图这个波形是FF450R12ME4这款IGBT模块在Vdc=600V，Ic=450A，结温150度，分别在门极电阻为15欧姆和1欧姆下的关断波形。灰色，深红，深绿是15欧姆的波形，黑色，红色，绿色是1欧姆的波形。

我们可以看到，Rgoff=1欧姆时，门极电压波形的米勒平台是低于0V的关断延迟很短，Ic波形的拖尾电流更明显一些，因此即使Vce波形的上升斜率更高，但尖峰电压却更低。

由此可见，增加了门极电阻后，不但Vce尖峰电压不降反升了48V，而且关断损耗还增加了20%。

上述被测器件是1200V电压等级的IGBT4芯片，为了证明这不是某种芯片的特殊情况，而是个普遍现象，论文中还列举了6500V的IGBT3芯片的更详细的测试结果。

上图是用的6500V的25A的IGBT3单芯片进行的测试，从波形中看到，即使门极电阻从1欧姆增加到100欧姆后，di/dt和Vce关断尖峰电压还是增加的。直到门极电阻升到510欧姆时，才能使尖峰电压下降，但是从图中可以看出Eoff关断损耗会明显增加，而且关断延迟时间会变得非常的长，这可能会导致发脉冲的死区时间都不够了。因此这种方法在实际应用中是完全不可取的。

我们来看更详细的数据。

以上图表中的数据是在同样的母排和测试温度下得出的，因此di/dt和Vce尖峰电压是成正比的。我们可以看到，随着门极电阻增加，di/dt是先升后降，差不多100欧姆左右达到了峰值，继续增加才能逐渐降低。

读者们一定想问为什么芯片的表现这么怪异？这个波老师才疏学浅，对于半导体层面的原理无法给出准确科学的答案，我只能基于我所理解的信息，以朴素唯物主义的方式和大家解释一下。

*（注：啥叫朴素唯物主义？就是水克火，火克金。。。酒精可以消毒，所以喝酒可以抗病毒。蚯蚓可以钻土，所以吃蚯蚓可以通血管。。。我瞎说的，如有哲学大师请指正。）

我认为di/dt变大的主要的原因是拖尾电流变小了，拖尾电流小的原因是门极电阻变大后dV/dt变小了，Vce的电压上升速度降低，同时米勒平台的电位改变，导致结电容的电荷充电速度和过程发生了变化，因此拖尾电流变小了。。。

我先申明哈，这个解释是我个人的理解，不一定是对的。

希望读者中做半导体设计的大神给与指正，直接在公众号后台留言就行了，如果我得到了更靠谱的解释，我会再发一篇文章告诉大家。欢迎大神们踊跃赐教，不胜感激！

最后说说，那尖峰电压高了该咋办吧。

有人会说加个有源钳位不就行了，把Vce尖峰压得稳稳的。。。（不明白啥叫“有源钳位”的可以给我后台留言，如果很多人都不懂，我回头再写篇文章详细介绍下。）

我个人是不建议这种方法的，因为有源钳位反复的动作会导致TVS管和IGBT发热增加，如果TVS坏了，那IGBT模块的失效会更严重。

我的建议呢，就是这个锅不是设计驱动板的人应该背的，赶紧让做母排的人麻溜的去优化母排的杂散电感才是关键。好的母排设计是系统稳定的根基，根基不牢，完全靠驱动去抗，结果是事半功倍。

珠海富士智能股份有限公司专注于IGBT散热铜底板研发与制造！http://www.fujichinon.com/