你可能常常认为处理器相对较小，但台积电（TSMC）正在开发其一种先进的晶圆键合和堆叠封装技术（CoWoS）版本，这将使其合作伙伴能够制造出 9.5 倍光刻掩模版尺寸（7885 平方毫米）的多芯片组件，并且这些组件将依赖于尺寸为 12×15厘米（18000 平方毫米）的基板，这略大于一张 CD 盒的尺寸。台积电称，这些庞然大物般的处理器性能可能达到标准处理器的 40 倍之多。

几乎所有现代高性能数据中心级别的处理器都采用了多芯片设计，而且随着对性能的需求不断增加，开发人员希望在其产品中集成更多的芯片。

为了满足这一需求，台积电正在提升其封装能力，以支持用于高性能计算和人工智能应用的更大尺寸的芯片组件。在其北美技术研讨会上，台积电公布了其新的 3DFabric 路线图，该路线图旨在将中介层尺寸扩展到远远超出当前的限制。

从大到巨大

目前，台积电的 CoWoS 技术提供的芯片封装解决方案能够使中介层尺寸达到 2831 平方毫米，大约是该公司光刻掩模版（光掩模）尺寸限制（按照极紫外光刻（EUV）标准，每个掩模版为 858 平方毫米，而台积电采用的是 830 平方毫米）的 3.3 倍。AMD 的 Instinct MI300X 加速器和英伟达（Nvidia）的 B200 GPU 等产品已经利用了这一能力，这些产品将两个用于计算的大型逻辑芯片与八层堆叠的 HBM3 或 HBM3E 内存相结合。但这对于未来的应用来说还不够。

明年的某个时候，或者稍晚一些，台积电计划推出其下一代 CoWoS-L 封装技术，该技术将支持最大尺寸为 4719 平方毫米的中介层，大约是标准光刻掩模版面积的 5.5 倍。这种封装将能够容纳多达 12 层堆叠的高带宽内存，并且将需要尺寸为 100×100 毫米（10000 平方毫米）的更大基板。该公司预计，基于这一代封装技术构建的解决方案将提供比当前设计高出三倍半以上的计算性能。虽然这一解决方案对于配备 12 层 HBM4 内存堆叠的英伟达 Rubin GPU 来说可能已经足够，但那些将提供更高计算能力的处理器将需要集成更多的芯片。

展望更远的未来，台积电打算更加积极地扩展这种封装方式。该公司计划提供面积高达 7885 平方毫米的中介层，大约是光掩模尺寸限制的 9.5 倍，安装在 120×150 毫米的基板上（作为参考，一个标准的 CD 珠宝盒尺寸大约为 142×125 毫米）。

这比台积电去年展示的安装在 120×120 毫米基板上的 8 倍光刻掩模版尺寸的多芯片组件有所增加，而这种增加很可能反映了代工厂客户的需求。预计这样的封装将支持四个 3D 堆叠集成芯片系统（SoIC，例如，一个堆叠在 N3 逻辑芯片之上的 N2/A16 芯片）、12 层 HBM4 内存堆叠，以及额外的输入 / 输出芯片（I/O 芯片）。

然而，台积电拥有一些追求极致性能并且愿意为此买单的客户。对于这些客户，台积电提供了其晶圆级系统集成（SoW-X）技术，该技术能够实现晶圆级别的集成。目前，只有 Cerebras 公司和特斯拉公司在其用于人工智能的 WFE 和 Dojo 处理器中使用了晶圆级集成技术，但台积电认为，除了这两家公司之外，还会有其他具有类似需求的客户。

功率传输

毫无疑问，9.5 倍光刻掩模版尺寸或晶圆尺寸的处理器很难制造和组装。但这些多芯片解决方案需要高达数千瓦级别的大电流功率传输，这对于服务器制造商和芯片开发人员来说变得越来越困难，因此需要在系统层面解决这个问题。在其 2025 年技术研讨会上，台积电概述了一项旨在实现千瓦级高效且可扩展功率传输的功率传输策略。

为了满足具有千瓦级功率需求的处理器，台积电希望将采用台积电 N16 FinFET 技术制造的带有硅通孔（TSV）的单片电源管理集成电路（PMIC）和晶圆上的电感器，直接集成到带有再分布层（RDL）中介层的 CoWoS-L 封装中，从而实现通过基板本身进行功率路由。这缩短了电源和有源芯片之间的距离，降低了寄生电阻，并提高了系统级的功率完整性。

台积电声称，其基于 N16 技术的 PMIC 能够在所需的电流水平下轻松实现对动态电压调节（DVS）的细粒度电压控制，与传统方法相比，实现高达五倍的功率传输密度。此外，直接内置在中介层或硅基板中的嵌入式深沟槽电容器（eDTC/DTC）提供了高密度去耦（高达 2500 纳法 / 平方毫米），通过过滤芯片附近的电压波动来提高功率稳定性，即使在工作负载快速变化的情况下也能确保可靠运行。这种嵌入式方法实现了有效的动态电压调节和改善的瞬态响应，这两者对于在复杂的多核或多芯片设计中管理功率效率都至关重要。

总的来说，台积电的功率传输方法反映了向系统级协同优化的转变，在这种优化中，向芯片的功率传输被视为芯片、封装和系统设计的一个组成部分，而不是每个组件的独立特性。

外形尺寸和散热

采用更大尺寸的中介层将对系统设计产生影响，特别是在封装外形尺寸方面。计划中的 100×100 毫米基板接近开放式加速器模块（OAM）2.0 外形尺寸的物理极限，OAM 2.0 的尺寸为 102×165 毫米。随后的 120×150 毫米基板将超出这些尺寸，可能需要新的模块封装和电路板布局标准来适应增大的尺寸。

除了物理限制和功耗之外，这些巨大的多芯片系统级封装（SiP）会产生大量的热量。为了解决这个问题，硬件制造商已经在探索先进的散热方法，包括直接液冷（英伟达已经在其 GB200/GB300 NVL72 设计中采用了这一技术）和浸没式冷却技术，以应对与数千瓦处理器相关的热负荷。然而，台积电无法在芯片或系统级封装层面解决这个问题 —— 至少目前是这样。