台积电计划在明年下半年开始使用其N2（2纳米级）制程技术进行半导体的量产，目前公司正全力优化这项技术，包括降低工艺中的变异性和缺陷密度，从而提高良率。一位台积电员工最近表示，团队已经成功将测试芯片的良率提升了6%，为客户节省了“数十亿美元”的成本。

X 平台网友Dr. Kim（@I_loves_deep_nn）自称是台积电员工，但未透露改善的是 SRAM 测试芯片还是逻辑测试芯片的良率。外媒Tot's Hardware认为，台积电明年1月才开始提供2纳米技术的shuttle测试晶圆服务，现在不太可能改善2纳米制造最终实际芯片原型的良率。

提升SRAM和逻辑测试芯片的良率至关重要，因为这最终可以显著降低客户成本。客户支付晶圆费用，因此更高的良率直接关系到他们的经济效益。

台积电的N2将是其首个使用全环绕栅极（GAA）纳米片晶体管的工艺，这种技术能够大幅降低功耗、提高性能并增加晶体管密度。特别是，与3纳米FinFET晶体管相比，台积电的GAA纳米片晶体管不仅更小，还通过提供更好的静电控制和减少漏电，在不牺牲性能的情况下支持更小的高密度SRAM单元。其设计增强了阈值电压调节能力，确保可靠运行，并支持逻辑晶体管和SRAM单元的进一步微型化。然而，台积电需要掌握如何在合理良率下生产这种全新的晶体管。

采用N2制程技术制造的芯片，预计在相同晶体管数量和频率下，功耗比N3E制程制造的芯片降低25%至30%；在相同晶体管数量和功耗下，性能提升10%至15%；在速度和功耗相当的情况下，晶体管密度提升15%。

台积电预计将在2025年下半年（可能是2025年底）开始N2工艺的芯片量产。为此，这家全球最大的芯片代工厂还有充足的时间来进一步提高良率和降低缺陷密度。