时钟控制器

Clock Source

Clock Root

Clock Gate

时钟控制器的软件接口

fixed rate clock

fixed factor clock

composite clock

gate clock

示例分析

clock 控制器驱动的初始化

LVDS 驱动调用 clk api 到硬件实现的过程

外部时钟的输入源有24MHz，32KHz，这两个输入源都可以直接连接到CCM，但是PLL只能以24MHz，32KHz作为输入。从PLL和分频器出来的时钟也可以作为CCM的输入。每一个Slice在经过MUX模块后，由分频器产生我们需要的时钟频率，然后再输出给Gate模块，以便控制时钟的开关。

clock root 由各种 clock source 生成，可以是 osc 振荡器或 pll。故 clock source 的实现方式为控制 osc 振荡器或 pll，在系统低功耗操作时自动关闭或打开。下表显示了 CCM 的 clock source：