3D- TSV技术—延续摩尔定律的有效通途

赵璋 童志义

摘要：

对于堆叠器件的 3-D 封装领域而言，硅通孔技术（ TSV ）是一种新兴的技术解决方案。 将器件 3D 层叠和互连可以进一步加快产品的时钟频率、降低能耗和提高集成度。 为了在容许的成本范围内跟上摩尔定律的步伐，在主流器件设计和生产过程中采用三维互联技术将会成为必然。介绍了 TSV 技术的潜在优势，和制约该技术发展的一些不利因素及业界新的举措。 根据 TSV 技术的市场前景，给出了当前设备行业发展硅通孔技术新的动向。

随着 CMOS 工艺开发的不断发展，继续等比例缩小的局限性日渐凸显，系统设计师们开始越来越多地转向多芯片封装，而不是继续依赖在单一芯片上集成更多的器件来提高性能。在全世界范围内,随着后摩尔时代的到来，电子信息产业的竞争从某种意义上来说将主要体现在电子产品的封装方面。

最近几年，由于硅通孔 (through-silicon vias，TSV) 技术具有推动摩尔定律不断发展的潜力，再加上它所具备独特的小外形因数和高性能 3D 芯片系统能力，因此受到工业界的广泛认可。3D TSV是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。与以往 IC封装键合和使用凸点的叠加技术不同，TSV 能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，大大改善芯片速度和低功耗的性能。为了在容许的成本范围内跟上摩尔定律的步伐，在主流器件设计和生产过程中采用三维互联技术将会成为必然。

1 3D 系统集成

由于传统的半导体技术和新型元件之间存在着巨大的差别。前者由摩尔定律驱动，即要实现“更符合摩尔定律”；后者则能实现“超越摩尔定律”的特殊功能。传统的硅片工艺能够减小硅片尺寸，一直以来都是以更低成本生产小型元件的最有效方法之一。小型化和成本的降低仍然是消费类电子领域至关重要的驱动因素，并非一定是缩小终端产品的尺寸，而是要以最低的价格为终端消费者集成更多的功能。尽管目前的系统解决方案所需的“更符合摩尔定律”和“超越摩尔定律”的器件都能利用硅来制造，从工艺复杂性、成熟性和良品率来考虑，不应该仅仅使用单个硅片。每一种元件都需要采用单独的硅片工艺进行生产，独立的裸片应集成到一个SiP 解决方案中，而不是 SoC 解决方案中。这种裸片生产再采用 SiP 的装配方法，能够使硅片生产保持同样的成本和量产优势。显然，这意味着最终承载 SiP 组装的基片本身也必须是一个硅片，在被分割为独立的 SiP 器件之前，它仍然是完整硅片的一部分。理想的情况是，甚至这些基于硅的 SiP 的最后封装也应该在硅片被分割之前进行。

图 1 中比较了三种方法之间的差异所在，在SoC 中，多颗芯片的功能都以硅工艺整合在单一芯片中。SoC 能提供极佳的效能及功耗表现，但开发成本相当高。 由于消费性市场对整合功能的要求愈来愈复杂，SoC 的开发时程也愈来愈长，如动辄 12～18个月，但产品生命周期却很短(可能只有半年)。

在图 1 的比较中，可以看出 TSV 的价值定位。使用 TSV 的 3D 互连方法，同时兼具了 SoC 在效能和功率上的优势，以及 SiP 在成本和快速上市的好处。3D TSV 能支持异质的晶圆技术，而且无须增加太多的工艺步骤就能够实现。

三维集成封装的一般优势包括：采用不同的技术（如 CMOS、MEMS、SiGe、GaAs 等）实现器件集成，即“混合集成”，通常采用较短的垂直互连取代很长的二维互连，从而降低了系统寄生效应和功耗。因此，三维系统集成技术在性能、功能和形状因素等方面都具有较大的优势。最新的 3D 叠层芯片技术采用 FC 互连或直接穿过有源电路的多层互连结构，从而能显著提高系统性能。目前正由二维向三维封装技术过渡，包括通过硅通孔（TSV）技术的晶圆级,或者芯片级的堆叠式封装。即便芯片和封装级堆叠技术才刚开始几年, 但从制造工艺角度，PoP 堆叠式芯片或者 TSV 等己成为二维封装向三维封装技术过渡的主流形式。

3D 集成实际上是一种系统级集成结构，其中的 TSV 技术，是芯片制造与封装技术相融合的集成技术。未来的三维封装将采用更多的晶圆到晶圆堆叠以及芯片到晶圆堆叠，以提高封装的成本效益、可靠性并改进外形因子。使用 TSV 技术实现3D 集成目前已经成为半导体行业较为关注的最先进的互连技术之一。通过使用 TSV 可以实现较短的互连，使芯片上的信息传递距离大大缩短(缩小1000 倍)。采用 TSV 互连还可以增添大量的沟道或通道(比 2D 芯片多 100 倍)，用于信息的传递。

TSV 与目前应用于多层互连的通孔有所不同，一方面是尺寸的差异（直径 1～100 μm，深度 10～400 μm），另一方面，它们不仅需要穿透组成叠层电路的各种材料，还需要穿透很厚的硅衬底。目前制造商们正在考虑的多种三维集成方案，也需要多种尺寸的 TSV 与之配合。等离子刻蚀技术已经广泛应用于存储器和 MEMS 生产的深硅刻蚀工艺，同样也非常适合于制造 TSV。

目前有许多种基于堆叠方法的 3D 封装，主要包括：以芯片内功能层基础、逐层内建连接的片上3D 集成，由芯片到芯片（die-to-die）堆叠所形成的3D 叠层封装、或由封装到封装（package-to-pack-age）堆 叠（package-on-package 或 package-in-pack-age）所形成的 3D 叠层封装，以及通过硅通孔技术实现裸片到裸片互连的 3D IC（IC 的 3D 集成）等。在所有的 3D 封装技术中，TSV 能实现最短、最丰富的 z 方向互连。

TSV 是通过在芯片和芯片之间，晶圆和晶圆之间制造垂直通孔，实现芯片之间互连的最新技术。与以往的 IC 封装键合和使用凸点的叠加技术不同，TSV 能够在三维方向使得堆叠密度最大，而外形尺寸最小，大大改善了芯片速度和低功耗性能。因此，业内人士将 TSV 称为继引线键合（Wire Bonding）、TAB 和倒装芯片（FC）之后的第四代封装互连技术。

TSV 作为新一代封装互连技术，是通过在芯片和芯片之间，晶圆和晶圆之间制造垂直通孔，通过 z方向通孔实现互连，极大程度地缩短了芯片互连的长度，实现芯片之间互连的最新技术。与以往的 IC封装键合和使用凸点的叠加技术不同，TSV 能够在三维方向使得堆叠密度最大，而外形尺寸最小，大大改善了芯片速度和低功耗性能。

表 1 给出了 ITRS 2009 硅通孔—— — 整体和中间层技术路线，从中可以看出，硅通孔技术将在2010～2015 年间逐渐走向成熟，成为封装领域一个十分活跃的亮点。

据国际半导体技术路线图 ITRS 的预测，TSV技术将在垂直方向堆叠层数、晶圆片薄度、硅通孔直径、引脚间距等方面继续向微细化方向发展。在垂直方向上堆叠层数上将由 2009 年的 2～3 层裸晶片（DIE）堆叠演进到 2015 年的 8～16 层芯片的堆叠；而为使堆叠 16 层芯片的封装仍能符合封装总厚度小于 1 mm 的要求，因此在硅晶圆片减薄上也将由 2009 年的 20～50 μm 进一步缩小到 2015年的 8 μm 的厚度，硅通孔的直径也由 2009 年的1～2 μm 缩小到 2015 年的 0.8～1.5 μm；引脚间距由 2009 年的 10 μm 缩小到 2015 年的 5 μm。

当获利大于支出时，TSV 技术的市场就会开始出现。现在，越来越多来自主流的声音认为 3D 封装是大势所趋。3D TSV 技术必将成为现实，关键是在什么时候。在 3D IC 和 TSV 技术上，业界预估最近 2012 年将开始普及，由于制程微缩和低介电值材料的限制，3D 堆栈式封装技术已被视为能否以较小尺寸来制造高效能芯片的关键，TSV 技术就是透过以垂直导通来整合晶圆堆栈。

2 TSV 技术的潜在优势

(1) 连线长度可以缩短到与芯片厚度相等，通过使逻辑模块垂直堆叠来代替水平分布，可以显着地缩短模块之间的平均互连线长度。

（2）可以实现高密度、高深宽比的连接，从而能够实现复杂的多片全硅系统集成，密度比当前用于先进多片模块的物理封装高出许多倍。

（3）通过用逻辑模块间的垂直互连代替长的水平互连，可以显着减小 RC 延迟。

封装技术的发展趋势是从 2D 结构转到 3D 堆叠（引线、焊球和微通孔），然后转向使用 TSV 互连的 3D IC，以减小硅片占用面积、提高硅利用率并缩短互连长度。引线键合受到密度和性能的限制，而倒装芯片技术无法广泛应用于芯片堆叠。因此在不久的将来，为实现封装的小型化和性能提升，将不可避免地会用到 TSV 技术。3D IC 的主要目标器件和市场是闪存、图像传感器以及存储器与逻辑器件的异质堆叠，TSV 便在 2008 年开始，很快应用到闪存和图像传感器中，并实现量产。

使用 TSV互连的 3D芯片堆叠所需的关键技术包括：

（1）通孔的形成；

（2）绝缘层、阻挡层和种子层的淀积；

（3） 铜的填充 （电镀）、去除和再分布引线（RDL）电镀；

（4）晶圆减薄；

（5）晶圆 / 芯片对准、键合与切片。

这些技术中的大多数对于封装产业来说都是相当新奇的，而且还要冒很大的风险进行巨额的投资。这就是目前 3D 芯片为何仍处于研发阶段的原因，即使对于那些最大的半导体公司也是如此。

3 相关的技术障碍

尽管 3D 封装技术有着诸多的优势，但是目前仍然有一些不利因素制约着这项技术的发展。为了能够使其进一步发扬光大，这些问题必须得以解决：

（1）商业化的 EDA 软件和设计方法；

（2）由于功率密度增加而引发的热力学问题；

（3）测试相关的问题。

3.1 TSV 互连尚待解决的关键技术难题和挑战

◇通孔的刻蚀—— — 激光与深反应离子刻蚀◇通孔的填充—— — 材料（多晶硅、铜、钨和高分子导体等）和技术（电镀、化学气相沉积、高分子涂布等）

◇工艺流程—— — 先通孔（via-first）或后通孔（vi-a-last）技术

◇堆叠形式—— — 晶圆到晶圆、芯片到晶圆或芯片到芯片

◇键合方式—— — 直接 Cu-Cu 键合、粘接、直接熔合、焊接和混合等

◇超薄晶圆的处理—— — 是否使用载体

为尽可能降低失败或犯错的风险，那些正在或准备开发 TSV 技术的公司必须与设备、材料和研发方面的业界领先者通力合作。

2006 年 9 月成立的新产业联盟 EMC-3D，目的就是帮助封装产业解决技术难题并开发经济适用的封装技术。EMC-3D 是一个半导体 3D 设备和材料联盟，将主要致力于解决 TSV 技术用于芯片堆叠和先进 MEMS/ 传感器封装中的 3D 互连时所出现的技术和经济难题。一些主流设备制造商和材料供应商已经组成联合攻关小组，以期找到经济适用的制造和集成解决方案。创建 EMC-3D 联盟的设备公司成员包括：

（1）Alcatel Micro Machining Systems 通 孔 刻蚀；

（2）XSiL，激光钻孔和切片；

（3）Semitool，湿法工艺（通孔电镀、RDL 电镀和晶圆减薄）；

（4）EV Group，晶圆 / 芯片对准和堆叠。

3.2 在 EMC-3D 项目中集成的主要工艺

◇通孔 DRIE 刻蚀和激光钻孔

◇绝缘层 / 阻挡层 / 种子层淀积

◇具备 RDL 能力的微通孔图形化

◇高深宽比的铜电镀

◇载体的键合与解键合

◇顺序晶圆减薄

◇背面绝缘层 / 阻挡层 / 种子层淀积

◇背面光刻

◇背面接触金属电镀

◇芯片到晶圆布局和连接

◇激光切片

通过研发伙伴之间的合作，EMC-3D 联盟将开发5～30 μm 的微通孔制作工艺，在减薄到 50 nm的200 和 300 mm 晶圆上使用先通孔和后通孔技术。

3.3 刻蚀工艺是关键

尽管 TSV 制程的集成方式非常多，但都面临一个共同的难题，大多数情况下 TSV 制作都需要打通不同材料层，包括硅材料、IC 中各种绝缘或导电的薄膜层。刻蚀工艺是关键，减薄、晶圆操纵和晶圆键合以及测量和检测等也都是目前技术开发的热点（见表 2）。

4 技术应用现状

目前，3D-TSV 技术的应用主要有 3 种类型（见图 2 所示），即：3D 圆片级封装，多芯片模块封装，系统级芯片堆叠封装技术来实现特定应用的三维工艺。

尽管在 CMOS 图像传感器和叠层存储器领域的关键应用继续推动着三维集成技术向前发展，但从设备方面来看，还未能达到值得生产的吞吐量需求。根据业内人士的观点，制造和填充硅通孔（TSV）所用技术，包括刻蚀、电镀和化学机械抛光（CMP）等，需要表现出更高的生产效率以使三维集成技术更具经济效益。不仅需要针对 TSV 技术的专用 CMP 浆料，由于刻蚀和电镀填充孔都是很慢的工艺，还需要尽可能地提高效率。

目前可能最具争议的就是 NAND 闪存领域，因为存储器制造商说，在已有的技术节点进行三维集成比进入下一个技术节点所需成本更低。更为重要的是，需要认识到并非所有人都同意这一观点，因为对应成本太高，Intel 和 Spansion 曾经说到他们不会在闪存中使用 TSV 技术。另一方面，NEC Corp、Oki Electric 和 Elpida Memory 有望 2010 年之前在商业化的存储器生产中使用 TSV 技术。Samsung 也非常看好 TSV 技术，已经宣称其将结合使用 2 Gb 容量的 DRAM 来制作更小、更快而且功耗更低的 4 Gb 容量的 DIMM （双列直插内存模块）。Tezzaron 和 Chartered Semiconductor Manu- facturing 宣称将生产高速 SRAM 产品，这种产品使用双层叠层技术以实现对 144 Mb 容量 SRAM 的替代。

据日本经济新闻报道，联电、尔必达（Elpida）、力成 3 家半导体大厂于 2010 年 6 月 21 日宣布，3家业者将针对铜制程硅通孔（Cu-TSV）3D 芯片新技术进行合作开发，除了针对 3D 堆叠铜制程的高容量 DRAM 技术合作，未来也将开发 DRAM 及逻辑芯片的 3D 堆叠芯片技术，争取手机、高性能家电、游戏机等整合型单芯片市场商机。

据市场研究公司 Yole Developpement 统计，到2015 年，3D-TSV 晶圆的出货量将达数百万，并可能对 25%的存储器业务产生影响。2015 年，除了存储器，3D-TSV 晶圆在整个半导体产业的份额也将超过 6%。

5 市场前景

从中期发展来看，业界预测到 2010 年市场可以做到将 RF、Logic、Memory、Sensor 等不同的器件模块，通过 TSV 技术整合在一起。以 3D IC 的方式，而不是一块 IC 上多个设计功能模块，从整体性能上去继续推动 Moore 定律。这个趋势目前在 CIS和 RF 的方面已经看到比较好的应用趋势，更进一步的应用将是 DRAM 和 Flash 利用 TSV 技术的堆叠，在近一两年可能会陆续规模生产。许多代工厂因此积极开发这项技术，为存储器市场进行铺垫。

图 3 给出了 3D-TSV 设备与材料市场的预测。对于 45 nm 技术节点之后 TSV 的中长期前景，业界并不完全肯定。显然，光刻将仍然是最负挑战和最昂贵的技术，器件技术还会在新架构和新材料方面不断突破。未来 3 年或者 10 年，TSV 3D-IC是否能成为主流技术，整合各种 IC 模块，作为下一阶段技术节点的替代或主要选择路线，业界并没有统一的意见。不过，从代工产业角度来看，业内人士认为，未来的高端代工产业，无论是晶圆制造还是封测合同生产，不能配套 TSV 方案就可能丢单。

6 设备动向

东京电子（TEL）2007 年底正式加入 Sematech3-D 互连研发计划。在加入 3D 互连研发计划之前，TEL 曾参与 Sematech 3D 通孔硅（through-siliconvias，TSVs） 的早期开发工作，包括深反应离子刻蚀、成本模型及技术蓝图设计等。

东京电子美国公司技术中心副总裁 Masayuki Tomoyasu 表示：随着器件尺寸不断缩小，终端电子产品更加多样化，3D 互连将成为不可或缺的技术。

Sematech 3D 项目总管 Sitaram Arkalgud 表示：为实现 3D 互连技术，我们需要业界的广泛合作，TEL 在前段与后段工艺方面拥有丰富的经验，它的加盟使我们计划向前迈进了一大步。Sematech 研发计划目标在于将成本、功能、性能与功率消耗完美结合情况下，实现 3D 通孔硅芯片的高量产，当量产目标实现后，3D TSV 技术将为 CMOS 制程提供颇具成本效益的解决方案，并最终将 CMOS 芯片与新兴技术结合起来，比如 MEMS 与生物芯片等，除了具体针对 TSV 技术的工具方面的改进需求，还有一些设计挑战，针对这些挑战，首先需要在基础设施、布线和通孔临近距离方面进行设计优化。为了不使这些通孔靠近任何其它功能模块，还需要具有通用的排布方式。所有芯片需要使用同一块掩模版进行图形化操作，从而尽可能地降低成本。此外，在工艺加工和封装过程中，还必须考虑热机械应力，包括轴向的和切向的。

面向 3D TSV 技术的研发，AVIZA Technology公司于 2008 秋季推出了业内首套 200/300 mm 集群系统 Versalis fxP，将刻蚀、CVD、PVD 系统整合在同一工艺平台，提供一站式解决方案。对于 TSV研发和试产，理想的方案是拥有完成 TSV 所需的四大独立关键工艺步骤的成套整合工具：TSV 刻蚀、CVD 衬垫、衬垫刻蚀及 PVD，由于能够在一个平台上将这些工艺无缝地转移到生产环境中，允许研发者连接各自独立的工艺；整合系统避免了因工艺问题导致的各设备厂商反馈延迟，及时发现问题并优化、配置入生产系统，客户能够以高性价比和高效率的方式开发 TSV 制程，这在传统配置型的单一制程系统上是无法实现的。

应用材料（Applied Materials Inc.）2009 初表示，将以公司在刻蚀、介质和金属沉积、CMP、量测和检测方面的专业技术，帮助 EMC-3D 联盟开发具有成本效益和可制造性的穿透硅通孔（TSV）工艺流程，以实现 3D 芯片堆叠和 MEMS 集成。

据 EMC-3D 介绍，TSV 技术结合芯片垂直堆叠，能在很小的芯片尺寸上获得高功能和低功耗。而其量产制造所必须解决的技术挑战主要是保持薄晶圆的结构和边完整性、应力和热变形控制、通孔工艺和器件可靠性。

在设备和材料公司之间协调 TSV 工艺开发，表明适当的刻蚀形状以获得好的绝缘层 / 阻挡层 /种子层是非常重要的，这不仅是工艺开发的成功，而且有效地降低了成本。当时 EMC-3D 联盟的目标是成本不超过 200 美元 / 晶圆，但是已经清楚地看到一条在设备和工艺上更高效的途径，使得所有TSV 步骤的总体拥有成本低于 150 美元 / 晶圆。

诺发系统 (Novellus)2010 年 03 月宣布开发出一套全新先进的铜阻障底层物理气相沉积(PVD)制程，其将用于新兴的贯穿硅晶圆通路(TSV)封装市场，该制程使用诺发 INOVA 平台，并搭配特有的中空阴极电磁管 (HCM) 技术制造出高贴附性的铜底层。与传统PVD 方法在 TSV 的应用相比，诺发的新技术可将厚度降低至原有的 1/4，该 HCMTSV制程提供卓越的侧壁及底部覆盖，能使后续的 TSV电镀达成无洞填铜。

诺发系统的工程师开发了一种基于 HCM 先进铜屏障种子制程为 TSV 所应用，其解决了技术上的挑战和与传统方法相关联的高生产成本。创新的技术是基于物理气相沉积制程腔体内使用专利的环型磁铁，产生很强的局部电离子场，其可产生一个增强的离子密度于 TSV结构的侧壁上。另外，增加这个区域的离子密度，会让较分散的溅镀薄膜沉积在结构的侧边，如此可得到一个更为完好的沉积，这一完好的沉积过程消除了圆锥侧壁的需要，并允许用于 TSV 应用的沉积膜厚度要比典型 PVD种子层薄 4 倍。

诺发系统的先进种晶制程可以于垂直侧壁镀200 nm 厚的铜种晶层，填满在 TSV 60 μm 深、10:1长宽比的架构下，并达到无孔洞的效果。传统的物理气相沉积方法需要一个 800 nm 厚的种晶层来获得相同结果。相对于传统的物理气相沉积方法，4倍薄的 TSV 种晶层使得系统输送量大幅增加，并减少大于 50%的耗材成本。

全球首座 3DIC 实验室预计将在 2011 年中登场，中国台湾工研院与美商应用材料公司(AppliedMaterial)宣布进行3DIC核心制程的客制化设备合作开发。这个弹性的开放制程平台，将整合3DIC的主流技术穿透硅通孔(Through-siliconVias，TSV)制程流程，缩短集成电路及芯片开发时间，协助半导体厂商迅速地将先进芯片设计导入市场，进而大幅降低初期投资。

工研院主导的 3DIC 实验室将建构完整及多样化的制程能力，整线系统包括蚀刻、实体气相沉积、化学机械研磨及等离子增强化学气相沉积 4 种设备，这些设备将会用来制造与 TSV技术相关的集成电路。

双方将针对先通孔、后通孔以及钻孔的 TSV制程流程做技术整合，提供最小线宽的蚀刻、最快速度的沉积、最稳定的制程研磨设备，协助联盟的会员厂商迅速地将先进的芯片设计导入市场，进而大幅降低开发时间及初期投资。

7 结束语

毫无疑问，3D TSV 封装技术将成为各种高密度封装、三维封装的有效通途。该技术将芯片制造与封装技术巧妙地融合为一体，使得系统性能显著提高，从而在容许的成本范围内跟上摩尔定律的步伐而被业界接受。

目前，3D TSV 封装技术业已用于数码相机的图像传感器等器件并进入量产，其它方面的应用时间可能会更长一些，随着制约该技术发展的一些不利因素的突破和工艺设备的不断成熟，在今后的3～5 年内，硅通孔技术的制造成本必将驱动 3D 封装技术成为延续摩尔定律的最佳途径。