2024年台积电技术论坛是一个重要的技术盛会，台积电在此论坛上公布了一系列最新的制程技术、先进封装技术以及三维集成电路（3D IC）技术等创新成果。 台积电在论坛上首次公开了名为TSMC A16（1.6nm）的制程技术。 TSMC A16（1.6nm）技术的性能指标整理： 1、制程技术：TSMC A16采用了1.6纳米的制程技术，这是目前业界领先的制程技术之一，旨在提供更高的性能和更低的功耗。 2、超级电轨技术：该技术将供电网络从晶圆背面移动，为晶圆正面释放出更多信号网络的布局空间，从而提高了逻辑密度和性能。这种设计使得A16特别适用于具有复杂信号布线及密集供电网络的高效能运算（HPC）产品。 3、性能与功耗：与N2P制程相比，TSMC A16在相同的工作电压（Vdd）下，速度增快了8-10%。而在相同的速度下，其功耗降低了15-20%。这意味着A16能在保持高性能的同时，更有效地控制功耗，从而延长设备的续航时间和减少散热问题。 4、芯片密度：TSMC A16的芯片密度相较于N2P制程提升了高达1.10倍。这意味着在相同的物理空间内，A16可以容纳更多的晶体管和其他电子元件，进一步提升了其性能和计算能力。 2024年台积电技术论坛，八大技术： TSMC A16、台积电创新的NanoFlex技术支持纳米片晶体管、N4C技术、CoWoS、系统整合芯片，以及系统级晶圆（TSMC-SoW）、硅光子整合和车用先进封装。 TSMC A16：这是台积电首次公开的制程技术，采用1.6纳米工艺，结合超级电轨架构和纳米片晶体管，预计于2026年量产。相较于N2P制程，A16芯片密度提升高达1.10倍，在相同工作电压下速度增快8-10%，功耗降低15-20%。NanoFlex技术：这是台积电即将推出的N2工艺所搭配的技术，为芯片设计人员提供了灵活的标准元件。高度较低的元件能够节省面积并拥有更高的功耗效率，而高度较高的元件则将效能最大化。客户能够在相同的设计区块中优化高低元件组合，调整设计进而在应用的功耗、效能及面积之间取得最佳平衡。N4C技术：这是台积电延续N4P技术的成果，预计于2025年量产。晶粒成本降低高达8.5%且采用门槛低，有助于为强调价值为主的产品提供具有成本效益的选择。CoWoS技术：这是一种先进的封装技术，可以将GPU和人工智能加速器等高级处理单元与高带宽内存（HBM）模块无缝集成，减少同质或异质逻辑SoC之间以及HBM之间的互连延迟。该技术有助于提高系统的可靠性、寿命和电源完整性，同时缩小尺寸并降低成本。系统整合芯片（TSMC-SoIC）：这是一种创新的晶圆级封装技术，可以将多个小芯片整合成一个面积更小与轮廓更薄的系统单芯片。该技术能够实现高速、高频宽、低功耗、高间距密度、最小占用空间的异质三维集成电路。系统级晶圆（TSMC-SoW）：台积电已经量产的首款SoW产品采用了以逻辑晶片为主的整合型扇出（InFO）技术。采用CoWoS技术的晶片堆叠版本预计将在2027年准备就绪，能够整合SoIC、HBM及其他元件，打造出一个强大且运算能力媲美数据中心服务器机架或甚至整台服务器的晶圆级系统。硅光子整合：台积电正在开发的紧凑型通用光子引擎（COUPE）技术，其中使用了SoIC-X芯片堆叠技术将电子裸片堆叠在光子裸片之上，相较于传统的堆叠方式，能够为两者之间的介面提供最低的电阻及更高的能源效率。车用先进封装：继推出支持车用客户的N3AE制程后，台积电正通过整合先进芯片与封装来满足车用客户对更高计算能力的需求，同时还要符合车规安全与品质要求。