随着5G、人工智能、云计算等技术的快速发展，芯片行业变得愈发重要，而作为半导体行业的“心脏”，晶体管尺寸成为各大晶圆厂竞相追逐的焦点。我们常听到的7nm、5nm、3nm等工艺节点究竟代表什么呢？今天我们就来深入浅出地介绍一下这些芯片工艺，让大家能够轻松了解这一高深的技术领域。
以前英特尔老老实实地标注栅机，结果被各种吐槽。瞧瞧现在，英特尔也不老实啦。按它的标准应该一直就是 14++……了。实际上呀，咱们都清楚英特尔曾经是想严谨命名的，它还想保留那最后的一点倔强。所以呢，intel 的 14nm 足足打磨了 5 年。为啥呀？因为它发现自己工艺的提升跟晶体管、栅极对应不上，所以就干脆不改变工艺节点。正因如此，才有了intel 的 14nm 能跟台积电、三星的 10nm 相媲美的情况，intel 的 7nm 能和台积电的 5nm 、三星的 3nm 一较高下。2022 年末，台积电弄出了 3nm 工艺，半年前三星也搞出来了。一般来说，就英特尔在 10nm 工艺之前的标注还算准，后来台积电和三星这俩家伙，标注就是为了好宣传好卖货。实际上，同等工艺下，Intel 还是最棒的。
从150nm到3nm：工艺节点的演变
在芯片制造的早期，工艺节点与晶体管的栅极长度（Gate Length）是直接对应的。例如，在150nm的时代，芯片工艺节点就是150nm，晶体管的栅极长度也是150nm。然而，随着技术的进步，这种简单的对应关系逐渐被打破了。
3nm工艺背后的真相
近期，全球领先的光刻机制造商ASML在公布其EUV（极紫外光刻）光刻机路线图时，揭示了各大晶圆厂的实际工艺数据。ASML的数据显示，当前所谓的3nm工艺，实际的金属半节距（Metal Pitch）约为23nm，1nm工艺的金属半节距约为18nm。
那么，为什么3nm工艺节点的实际金属半节距会是23nm呢？
首先，我们需要了解金属半节距的概念。金属半节距是指相邻金属线之间的距离的一半，它是衡量芯片工艺精细程度的重要指标。传统的栅极长度（Gate Length）只反映了晶体管的一个维度，而金属半节距则涵盖了更多的细节，如晶体管之间的互连和整体布局。
其次，光刻技术是影响金属半节距的关键因素。目前的EUV光刻机采用13.5nm波长的光刻光源，根据光刻原理，光源波长必须小于要刻蚀的图形尺寸才能实现精确刻蚀。因此，当前EUV光刻机能够实现的最小图形尺寸约为13.5nm，而3nm工艺节点的实际金属半节距为23nm就变得可以理解了。
根据ASML的PPT，我们来复盘总结下关键数据：
N3（3nm工艺）实际对应的金属半节距为23nm。
N2（2nm工艺）实际对应的金属半节距为22nm。
A14（1.4nm工艺）实际对应的金属半节距为21nm。
A10（1nm工艺）实际对应的金属半节距为18nm。
A7（0.7nm工艺）实际对应的金属半节距为18-16nm。
A2（0.2nm工艺）实际对应的金属半节距为16-12nm。
尽管3nm、1nm等工艺节点并不代表实际的物理尺寸，但这些节点名称仍然具有重要意义。它们大致反映了晶体管的密度和性能水平，同时也是市场营销的重要工具。了解这一点后，我们可以更理性地看待各大厂商的宣传。
ASML的EUV光刻机：推动芯片工艺进步的关键
ASML是全球唯一一家能够生产EUV光刻机的公司。EUV光刻机的问世，使得7nm及以下节点的芯片制造成为可能。2023年底，ASML向英特尔交付了首套High NA EUV光刻机，其数值孔径（NA）从标准EUV光刻机的0.33提升至0.55。这一提升使得光刻机的分辨率从13nm提高到8nm，大大提升了制造精度和生产效率。
未来，High NA EUV光刻机将支持2nm芯片的量产，到2029年有望支持1nm芯片的量产。更为先进的Hyper-NA EUV光刻机也正在研发中，预计将进一步推动芯片工艺的进步。
虽然中国目前尚未掌握最先进的EUV光刻机技术，但依靠现有的DUV（深紫外光刻）光刻机，已经能够满足中低端芯片的市场需求。DUV光刻机的成熟应用，使得28nm及以上节点的芯片制造得以顺利进行。通过多重曝光技术可以造出等效工艺7nm的芯片。
通过以上介绍，我们了解到所谓的3nm、1nm工艺节点并不代表实际的物理尺寸，而是反映了晶体管密度和性能的提升。同时，ASML的EUV光刻机是实现这些先进工艺节点的关键设备。当然，制造自己的EUV光刻机是中国半导体行业的目标。尽管这一过程可能需要较长时间，但随着技术的不断积累和突破，我们有理由相信，中国在未来将具备自主研发和生产EUV光刻机的能力。
对啊，北斗就是GPS，际风就是路虎，SU7就是保时捷，咱们的57nm就是0.1nm[呲牙笑][呲牙笑][呲牙笑]
从这几年显卡更新换代就能看出来，性能提升很小，价格居高不下，噱头却越来越多，说明芯片制程工艺遇到了困难，很多高性能设计无法避免高功耗，摩尔也不在适用了
满嘴胡说八道
5nm以下没太大意义，跑分好看而已，优化系统比提高芯片制程好处大多了！
呵呵，都开始自欺欺人。那国产芯片到底相当于什么水平？
这是真的，不信你把掐我脖子的手松开，我马上就会用真纳米打败你，谣谣领先[得瑟]
讨论这个完全没必要，关健是芯片性能，不是尺寸，它只是一种比较值
恭喜你攻克了1nm3nm.
nm叫纳米，14nm芯片叫14纳米制程芯片，3nm芯片叫3纳米制程芯片。作者你自己搞出个3nm等于23纳米，这是你自己的制程，不受国际公认的！
照他这么定义CPU一块几cm大小，现在的工艺是cm
不难 你倒是造一个出来啊 不要打嘴炮啊
[吃瓜]多少纳米是别人说了算的，当你有别人没有就是你说了算
字研？
英特尔就算标注100 纳米也有人买的，性能在那摆着，我们就算1纳米现在还没有一个正经的半导体公司，小编不要酸
反正硅原子的直径是0.11纳米，还有可以吹的空间。
英特尔股价都跌成狗了，销售额净利润双双下降，现在只有中国市场还认可英特尔，其它市场都转入AMD的怀抱了
你狗屁不是，就会在家里耍烂嘴
变相为intel落后工艺找借口和贴金而已，用户才不管你什么工艺，现在intel产品性能落后，功耗更高是不争的事实，因为功耗高 搞出个大小核来搞田忌赛马，不是否定大小核不好，
能做到等效五纳米，性能就有保障了，跑分150万以上了
实际栅极打到5纳米以下就没有意义了，量子隧穿效应目前解决不了[并不简单]
小便不用做，直接吹都吹得出来，还能永远谣谣领先[呲牙笑][呲牙笑][呲牙笑][点赞][点赞][点赞]
虽然小编的说法错漏百出，但有一点没说错，三星和台积电确实是在玩文字游戏。硅在5nm时就会出现量子隧穿效应，漏电将是个大问题。所以台积电和三星所谓的4nm 3nm工艺，看看就好，千万别以为他们真的把栅极间距做到3nm了。
别不服，你能不能做出一样的？
以为3纳米就是距离3纳米，想着击穿电压超低，现在的手机电压下漏电岂不是很严重，省电估计意义不大，原来是文字游戏
牙膏厂市值是按摩店零头，也不影响盈利是按摩店的几倍…现在英特尔在投资新生产线，良率稳定后，市值哗啦啦升回去了…
英特尔是没对手，14+++挤牙膏收割全世界[得瑟]
虽然有些云理雾理，还是可以扩展知识[点赞]
等中国攻克这项技术后，把顶级光刻机价格打到200元一台，卷死外国垄断狗。
那我国14nm不是遥遥领先了？
胡说八道
别偷换概念，承认在这方面落后了就那么慢[笑着哭]
封装台积电更好而已
深度好文，学习了。
当年三星的三纳米连美国的七纳米都比不上[笑着哭]
我们遥遥领先，何惧来哉？对了，遥遥领先已经是过去式了，现在是远远超越了。[裂开]
时间见证一切，看看到底是谁在吹牛逼
好期待哟！
intel 7nm是不是就是2nm？
纳米本来是长度单位，现在被手机芯片搞的不知道是什么了
你去制造一个出来呀
你糊弄我我糊弄你
这货太干，手机圈看不懂[笑着哭]
还是别发这种文章了，说实话容易挨骂的，你就得告诉它们国外的月亮比中国的圆一万倍
那你怎么造不出来
英特尔让雷袀去宣传就好了，绝对遥遥领先
真是张口就来，遥遥领先真是在哪都能吹起来啊[呲牙笑]
多少纳米本身就是商业营销手段，主要比多少纳米更重要的技术说了普通人不懂
说哪么多没用。自己做不出来。不还是花钱买人家的吗
管他是几纳米。比肩，甚至超过人家再说
不难你也弄出1nm来，然后满世界卖
苹果为什么不找英特尔代工，找台积电？
面对现实努力追赶，而不是夜郎自大拐着弯来吹牛逼
等效
3纳米怎会是23纳米 3元能换3百？[静静吃瓜]
英特尔过两年要倒闭
我靠！安装它的机械臂还几米呢，说了这么多都是不懂的[得瑟]
骗子
英特尔都要挂壁了
这篇文章科普得不错，基本上说到点了[点赞][点赞][点赞]
还是4代i7耐操
造不难，可以仿制，可以给你仿制一大批芯片，难得是技术，在自己的技术上做出属于自己的3nm的芯片，抄袭不难，难得是创新啊！
不难吗？不难的话千亿老总到处偷技术？
你直接说遥遥领先吧
制程越高端，越不耐高温。军工芯片才是耐造。
说得你是代表一样。你代表芯片科技了？真无知，去看看高通8115芯片是不是7nm要死呀？按你的意思：7nm是23*2等于48nm才对咯。那华为28nm是多少？[呲牙笑][呲牙笑][呲牙笑]自以为是。按你意思华为车的芯片是28nm应该是200nm才对咯。那还研究个芯片毛线呀。
承认技不如人这么难吗？遥遥领先个毛
可能以后会有win99，但是，可能我见不到了，98⑥
为什么amd使用台积电5 nm比英特尔10nm好？
很多人根本不知道芯片是用来干嘛的。
正视差距，别胡说八道
这算是自我安慰吗
唬
还吹英特尔，英特尔都要卖了，还吹